第4章 数字电路基础高频面试题：组合逻辑、时序逻辑、建立保持时间、时钟域
核心考点：组合逻辑与时序逻辑的区别、建立/保持时间概念与违例修复、跨时钟域同步策略。本章覆盖 ASIC 面试中最常被追问的三大基础模块，是验证工程师和设计工程师的必考知识域。
知识对比速查表
| 对比项 | 组合逻辑 | 时序逻辑 |
|---|---|---|
| 输出依赖 | 仅当前输入 | 当前输入 + 历史状态 |
| 存储单元 | 无 | 触发器 / 锁存器 |
| 常见电路 | 加法器、多路选择器 | 计数器、状态机 |
| 时序违反 | 毛刺、竞争冒险 | 建立/保持时间违例 |
SVG 回答框架图
针对“建立时间和保持时间”类问题，以下框架可快速组织回答逻辑：
面试问答卡片
Q1：组合逻辑和时序逻辑有什么区别？请举例说明。
面试官考察点：基础概念清晰度、对时序的理解、能否举出典型电路。
回答框架：① 定义对比（输出依赖）；② 是否有存储单元；③ 典型电路举例；④ 时序行为差异。
示例回答：组合逻辑输出仅由当前输入决定，如多路选择器；时序逻辑输出还依赖历史状态，如 D 触发器。组合逻辑存在竞争冒险风险，时序逻辑需满足建立/保持时间。
可能追问：组合逻辑中的毛刺如何消除？时序逻辑中的亚稳态如何避免？
避坑提醒：不要只说“组合逻辑慢、时序逻辑快”，这是不严谨的。应强调是否有时钟触发和状态记忆。
Q2：什么是建立时间 (setup time) 和保持时间 (hold time)？如何保证时序满足？
面试官考察点：对静态时序分析基础的掌握、能否讲清物理含义和修复手段。
回答框架：① 定义：建立时间—数据在时钟沿前需稳定；保持时间—时钟沿后需稳定；② 违例原因；③ STA 检查公式；④ 常用修复方法。
示例回答：建立时间要求数据在时钟沿前 Tsu 内稳定，保持时间要求后 Th 内稳定。若组合路径过长则违例，可插入流水线寄存器；若时钟偏斜则可能违例，需修时钟树或加 buffer。
可能追问：负建立时间 / 负保持时间存在吗？如何用时钟偏斜修复建立违例？
避坑提醒：不要混淆建立时间和保持时间的违例场景。建立时间多因路径过长，保持时间多因短路径 + 时钟偏斜。
Q3：跨时钟域 (CDC) 常用的同步方法有哪些？各有什么优缺点？
面试官考察点：CDC 设计经验、亚稳态处理、能否区分单 bit 和多 bit 场景。
回答框架：① 单 bit 信号：两级同步器；② 多 bit 信号：异步 FIFO；③ 握手协议；④ 优缺点对比。
示例回答：单 bit 用双寄存器同步，牺牲一个周期延迟，降低亚稳态概率；多 bit 用异步 FIFO 或格雷码指针。握手协议适合低速控制信号，但吞吐量低。
可能追问：两级同步器能完全消除亚稳态吗？格雷码在 FIFO 中如何避免多 bit 采样问题？
避坑提醒：不要简单回答“加两级寄存器即可”，面试官期望你理解亚稳态的 MTBF、格雷码转换、空满判断等细节。
复习建议：本章知识点高度关联，建议结合 STA 工具报告（PrimeTime）的违例路径进行练习，并手绘单级 vs 两级同步器的波形图加深理解。