第1章：岗位能力画像与简历优化模板
本章定位：帮助ASIC实习生候选人快速梳理岗位核心能力树，掌握简历结构拆解与关键词清单，建立面试回答的量化意识。
📌 ASIC实习生能力画像关键维度
| 维度 | 具体要求 | 面试常见问题 |
|---|---|---|
| 数字电路基础 | 组合/时序逻辑、状态机、跨时钟域 | setup/hold time、亚稳态、Moore vs Mealy |
| 硬件描述语言 | Verilog / SystemVerilog，可综合代码风格 | 阻塞/非阻塞赋值、generate用法、FSM编码 |
| EDA工具 | 仿真（VCS/Modelsim）、综合（DC）、STA（PT） | 综合优化、时序约束、log文件解读 |
| 项目经验 | 课程项目/竞赛/实习，有完整设计流程 | 项目难点、你贡献了什么、数据量化 |
| 团队协作 | 代码版本管理、文档、沟通 | 冲突解决、任务分工、给你一个紧急bug如何处理 |
简历关键词清单：RTL设计、仿真验证、综合优化、STA、DFT、低功耗、CDC、Synchronizer、FIFO、状态机、脚本自动化（Tcl/Python）。
🎯 面试问答卡片
📌 问题1：请解释setup time和hold time的含义，以及违反时如何处理？
面试官考察点：时序基础、STA理解、解决问题思路。
回答框架：定义→典型场景→违反后果→修复方法（调整时钟/加Buffer/改变路径）。
示例回答：Setup time要求数据在时钟上升沿前稳定，否则触发亚稳态；Hold time要求数据在时钟沿后保持稳定。修复setup违例可降低时钟频率、插入流水线或优化组合逻辑深度；修复hold违例通常插入延迟Buffer。我曾在项目中遇到hold违例，通过手动添加2级Buffer解决。
可能追问：如果setup和hold同时违例怎么办？什么是负setup/hold窗口？
避坑提醒：不要只说定义，必须给出实际修复手段；区分“setup受组合逻辑影响，hold受到线延迟影响”。
📌 问题2：Verilog中阻塞赋值和非阻塞赋值的区别及使用场景？
面试官考察点：HDL基础、可综合代码风格、仿真原理。
回答框架：阻塞赋值描述组合逻辑，非阻塞赋值描述时序逻辑→仿真执行顺序→综合结果差异→代码示例。
示例回答：阻塞赋值用“=”，顺序执行，用于组合逻辑如assign或always@(*)；非阻塞赋值用“<=”，并行执行，用于always@(posedge clk)描述寄存器。误用会导致仿真与综合不匹配，例如在时钟块内用阻塞赋值会出现仿真级联更新异常。
可能追问：在同一个always块内混合使用两种赋值会怎样？写出一个错误的混合示例。
避坑提醒：不要只背结论，要理解硬件电路行为；强调“可综合”是实习生的核心红线。
📌 问题3：请介绍一个你做过的ASIC相关项目，并量化你的贡献？
面试官考察点：项目真实性、数据量化意识、团队协作、技术深度。
回答框架：STAR（背景-任务-行动-结果）→用指标产出（面积、频率、功耗、迭代次数）→你具体负责部分。
示例回答：我在某课程项目中设计了一个8位FFT处理器，使用Verilog实现，频率目标100MHz。我独自完成了RTL编码、时序约束及综合优化，最终频率达到112MHz，面积仅5700μm²，功耗降低15%。通过插入流水线级缓解关键路径，迭代3次达到目标。
可能追问：关键路径在哪一段？如何保证跨时钟域正确？你用了哪些EDA工具？
避坑提醒：避免只说“做了项目”而无数据；量化指标必须准确，不要虚构。如果项目简单，强调学习过程和遇到的难点。