第3章 集成电路基础知识高频问答：数字电路、模拟电路、半导体物理核心知识点
章节导语：面试官通过本章问题考察你对IC设计底层原理的理解深度。数字电路侧重时序与组合逻辑，模拟电路偏重基本组态与频率响应，半导体物理聚焦载流子与PN结。建议按“先数字、再模拟、后物理”的顺序复习，建立从材料到电路的贯通思维。
卡片1 · 数字电路
面试问题：请解释建立时间和保持时间，并说明违反时如何解决？
面试官考察点：是否真正理解时序约束的本质；是否了解reg-to-reg路径；是否有实际时序收敛经验。
回答框架：定义 → 原因 → 解决方案（三个方向）。
简短示例回答：建立时间指时钟沿前数据需稳定的时间，保持时间指时钟沿后数据需稳定的时间。违反时，建立时间可插流水线、降低时钟频率或优化组合逻辑；保持时间可通过插入延迟单元（buffer chain）修复，通常在布局后修复。
可能追问：setup与hold violation哪个更难修复？为什么hold违例与频率无关？
避坑提醒：不要只说“加buffer”或“降频率”，要区分setup和hold的物理机制。尤其注意保持时间违例在低频时也可能出现，面试官常考此易混淆点。
卡片2 · 模拟电路
面试问题：请画出共源放大电路的基本结构，并分析其增益、输入输出阻抗。
面试官考察点：基本电路直觉；小信号模型熟练度；能否快速推导关键参数。
回答框架：画图（口述） → 小信号模型 → 推导增益公式 → 总结阻抗特性。
简短示例回答：共源放大器由NMOS M1、电阻RD、偏置组成。小信号增益Av = -gm·(RD // ro)。输入阻抗为无穷大（MOS栅极），输出阻抗约为RD // ro。若源极加电阻Rs，增益降至 -gm·RD/(1+gm·Rs)，线性度改善。
可能追问：带源极负反馈的共源级与cascode结构相比，哪种提高输出阻抗更有效？为什么？
避坑提醒：不要忽略沟道长度调制效应（ro）；面试官会问“假设ro无穷大时增益怎样”来测试你的近似边界意识。
卡片3 · 半导体物理
面试问题：什么是PN结耗尽区？反向偏置时耗尽区如何变化？
面试官考察点：基本物理图像；费米能级与内建电势概念；能否将能带图与电学特性关联。
回答框架：形成机制 → 耗尽区定义 → 偏置影响 → 电容特性。
简短示例回答：PN结接触后多子扩散形成空间电荷区（耗尽区），产生内建电场阻止进一步扩散。反向偏置时外电场与内建电场同向，耗尽区变宽、势垒升高，结电容（耗尽电容）减小。超阈值时发生雪崩击穿。
可能追问：为什么反向偏置时耗尽区电容与偏压的平方根成反比？请推导。
避坑提醒：不要混淆“耗尽区”和“反型层”；面试官会故意问“MOS反型层也是耗尽区吗？”注意两者物理含义完全不同。
项目案例章节 · 真实项目模板
| 项目名称 | 12位逐次逼近型ADC（SAR ADC）设计 |
| 业务背景 | 面向物联网传感器采集，要求0.6V低电压工作、12位精度、采样率1MSps，功耗<50μW |
| 规模指标 | 核心面积0.04mm²（65nm CMOS），DAC电容阵列采用分段电容结构（6+6），比较器为动态锁存型 |
| 技术栈 | Cadence Virtuoso IC617，Spectre仿真，Matlab建模，Verilog-A行为级验证 |
| 核心难点 | ① 低电压下比较器噪声与失调折中 ② 电容失配导致DNL/INL劣化 ③ SAR逻辑时序与DAC建立时间匹配 |
| 面试高频追问 | - 为什么选分段电容而不是桥接电容？ - 如何确定比较器噪声容限？ - 自举开关如何保证线性度？ |
| 可迁移回答话术 | “本项目采用分段电容+冗余位算法来平衡面积与线性度；比较器设计为三级预放大+锁存，通过蒙特卡洛仿真确认3σ失调<0.5LSB。您关注的低电压问题，我们通过开关bootstrapping和体效应补偿解决导通电阻非线性。” |
✏️ 本章核心公式速记
数字：
模拟：共源增益
物理：内建电势
数字：
Fmax = 1/(Tclk2q + Tcomb + Tsetup - Tskew) 模拟：共源增益
Av = -gm·(RD // ro)；反馈后 Av' = -gm·RD/(1+gm·Rs)物理：内建电势
Vbi = (kT/q)·ln(Na·Nd/ni²)；耗尽电容 Cj ∝ 1/√(Vbi + Vr)