第3章 Verilog/SystemVerilog高频面试题：数据类型、过程块、接口、断言基础
数据类型、过程块、接口和断言是芯片验证面试中的核心基础。面试官希望通过这几个方面快速判断你对SystemVerilog语言的理解深度以及能否写出可综合、可复用的验证代码。本章按“问题-考察点-框架-示例-追问-避坑”结构拆解三个高频考点，并配以可视化回答路径图，帮助你快速建立回答逻辑。
面试问答卡片
📌 面试问题
Verilog中 reg 和 wire 如何选择？SV 中 logic 与它们的关系是什么？
- 是否理解硬件描述语言中变量与线网的本质区别
- 能否清晰区分过程赋值与连续赋值的使用场合
- 对SV新增logic类型的设计意图是否了解
- 对比：reg只在过程块（always/initial）中被赋值；wire由assign或其他驱动赋值
- 本质：reg是变量类型，wire是连线类型（net）
- 升级：SV中logic可替代reg和大部分wire场景，但不能被多驱动
- 实战：如果信号有多个驱动源（如三态总线），必须用wire
“在Verilog中，reg用于过程块（如always），wire用于连续赋值（assign）。SV引入logic后，大多数单驱动信号可直接用logic声明。例如组合逻辑：logic [7:0] data;，在always_comb中赋值即可。但如果是三态总线或线或结构，仍必须使用wire避免多驱动冲突。”
（字数约85字）
- logic能否被多个过程块赋值？为什么？
- 结构体中定义的变量默认是reg还是wire？
- 如何理解SV中的四值类型与二值类型？
- 不要回答“reg就是寄存器”——reg也可以描述组合逻辑
- 避免说“wire只能用于输入”——wire可作输出（如端口）
- 不要误以为logic完全取代wire：多驱动场景会报编译错误
📌 面试问题
always_comb、always_ff、always_latch 与 Verilog 传统 always 块有什么区别？何时使用？
- 是否掌握SV对过程块的精确分类设计意图
- 能否区分组合逻辑、时序逻辑、锁存器的仿真语义
- 对综合工具推断规则的理解深度
- 分类：always_comb（组合）、always_ff（时序）、always_latch（锁存器）
- 特性：SV专用块自动推导敏感列表，并检查合法赋值
- 对比：传统always需要手动写@(posedge clk)或@(*)
- 实践：组合逻辑用always_comb，时序逻辑用always_ff(posedge clk)
“always_comb用于组合逻辑，自动包含所有输入信号；always_ff用于创建触发器，需指定时钟沿；always_latch用于实现锁存器。相比传统always，SV专用块能自动检查赋值完整性，防止意外生成锁存器。例如：always_comb a = b + c; 若某分支未赋值会报warning。”
（字数约95字）
- always_comb中的阻塞赋值与非阻塞赋值哪个更合适？
- always_ff中能否使用阻塞赋值？
- 综合工具如何处理always_latch？何时故意使用？
- 不要混淆always_comb与always@(*)：后者不检查赋值完整性
- 避免在always_ff中使用阻塞赋值（除特殊风格）
- 不要轻易使用always_latch——除非设计故意且综合工具支持
📌 面试问题
解释 SystemVerilog 中 interface 和 modport 的作用，并给出一个断言（assertion）的简单实例。
- 是否理解模块间通信的封装与复用思想
- 能否区分立即断言和并发断言的适用场景
- 对断言编写中时序描述（如##1, |->）的掌握程度
- interface：将一组信号封装为独立的“连接容器”，通过modport定义方向
- modport：在interface内部对不同的连接方（如master/slave）声明信号方向
- 断言：立即断言（$assert(expression)）用于过程块内检查；并发断言（property）用于时序检查
- 举例：并发断言检查握手信号：property req_ack; @(posedge clk) req |=> ##[1:3] ack; endproperty
“interface将总线信号统一封装，用modport区分主从方向。例如AHB的master_modport定义haddr、hwdata为输出，hrdata为输入。断言方面，立即断言如always_ff @(posedge clk) assert (empty & almost_full == 0);并发断言则用property描述时序关系，在验证中自动检查协议。”
（字数约98字）
- interface能否包含过程块？如何实现双向信号？
- modport中使用import与export的关键字含义？
- 断言中使用$rose()和$fell()的常见错误？
- 不要将interface当作简单结构体（struct）——它可包含方法、modport
- 避免在并发断言中漏掉时钟定义：property必须有时钟
- 不要忘记断言默认是闭合的（asserton），仿真需加-assert选项