第2章：硬件基础知识高频面试题 — 电路分析、信号完整性、电源设计、时序分析

面试问题：请解释为什么高速PCB上需要终端匹配？以串联匹配和并联匹配为例说明。

面试官考察点：传输线理论理解、反射机制、匹配方式优缺点、工程选型能力。

回答框架：

1. 指出根源：信号传输遇到阻抗不连续点产生反射。
2. 说明匹配目的：吸收反射波，使源端/负载端阻抗匹配。
3. 对比两种方式：串联匹配（源端串阻，适用于单向时钟/地址线）与并联匹配（远端上下拉，适用双向总线）。
4. 工程细节：阻值计算（Rs = Z0 - Rdriver），功耗与拓扑约束。

简短示例回答：高速信号在阻抗跳变时反射导致振铃。串联匹配在源端串电阻，使输出阻抗≈Z0，适用于点对点单向信号；并联匹配在远端接上下拉网络，适用于双向总线。选型需考虑信号速率、驱动能力和功耗，例如DDR数据线常用动态OCT。

可能追问：反射系数公式？为什么DDR通常用ODT而非外部电阻？如果信号频率超过1GHz，匹配方案有何不同？

面试问题：设计一个5V转3.3V/2A的电源方案，你会优先选择LDO还是DCDC？请给出选择依据和关键设计参数。

面试官考察点：线性与开关电源原理、效率/散热/纹波权衡、选型流程、关键外围器件设计。

回答框架：

• 对比LDO与DC-DC：LDO适用低压差低噪声，效率≈Vout/Vin；DC-DC适用于大压差大电流，效率高但噪声大。
• 本题压差1.7V、电流2A，LDO功耗=1.7×2=3.4W，散热困难，故选DC-DC。
• 关键参数：输入电压范围、开关频率（影响电感/电容尺寸）、负载瞬态响应。
• 外围设计：电感纹波电流取30-40%额定电流，输出电容ESR影响纹波。

简短示例回答：5V→3.3V压差1.7V，2A下LDO功耗3.4W，无散热器无法承受，所以选用DC-DC。选同步整流BUCK，开关频率500kHz-1MHz，电感取4.7-10μH，输出电容用MLCC降低ESR。重点考虑负载瞬态下反馈环路稳定性，实测纹波需<10mV。

可能追问：BUCK占空比公式？电感饱和电流如何计算？如何降低开关噪声？

面试问题：以DDR3/DDR4为例，解释建立时间（setup）和保持时间（hold）违例的成因及常用修复手段。

面试官考察点：时序基本概念、数据-时钟关系、时序预算（margin）、PCB走线/片内delay等影响因素。

回答框架：

1. 理论：建立时间指数据在时钟有效沿前需稳定的时间；保持时间指时钟沿后需维持的时间。
2. 违例成因：setup违例因路径延迟过长（走线长或驱动弱），hold违例因路径太短（数据过早到达）。
3. 修复手段：setup可加流水线/减小负载/降低频率/优化拓扑；hold可加蛇形走线/增加buffer延迟/调整输出驱动强度。
4. DDR特有：Write leveling、Read training、ODT修正等工作时序。

简短示例回答：setup违例通常是由于数据路径延迟超过一个时钟周期，在DDR中可通过加长PCB走线（匹配飞线）或调整片内delay line修复；hold违例多是数据过早到达接收端，可通过增加蛇形走线或配置芯片内部DLL延迟。实际调试常用软件调整DQ-DQS skew或硬件增加串联电阻减缓边沿。

可能追问：DDR时钟抖动对时序的影响？如何计算最差情况下的时序裕量？信号完整性如何叠加到时序里？