工艺节点、设计规则、层次化设计
工艺节点决定了芯片的物理极限，设计规则是版图与制造之间的契约，而层次化设计则是驾驭复杂度的核心方法论。面试中，这一章考察你是否能从原理出发，将规则、工艺与系统设计融会贯通，而非仅停留在“背规则”层面。
面试问答
问题1：请解释工艺节点对版图设计的主要影响。
面试官考察点：对工艺演进的深度理解、模拟/数字特定需求、设计中的技术预判能力。
回答框架：
- 1. 明确工艺节点定义（技术节点与物理曝光节点区别）。
- 2. 核心影响：寄生效应（R/C）、电压耐受、WPE/LOD等效应、设计规则复杂度。
- 3. 设计应对：参考工艺文档，使用Guard Ring、匹配结构、管芯隔离。
- 4. 总结：节点越先进，对版图细节把控要求越高。
示例回答：工艺节点决定最小线宽与器件密度。先进节点提升集成度，但引入更多寄生与可靠性问题，如28nm模拟设计需重点考虑WPE和LOD效应。我通过参考工艺PDK、使用Guard Ring和匹配技术应对，确保模拟信号完整性与良率。
可能追问：28nm与180nm在规则上有哪些具体不同？你如何管理工艺变化带来的模型差异？
避坑提醒：不要只讲节点优点而无视代价（如成本、设计周期）；避免空谈理论，要结合具体项目经验。
问题2：如何理解设计规则中的Minimum Width、Minimum Spacing、Minimum Enclosure？请举例说明。
面试官考察点：对DRC基本概念的准确理解、实际设计中的取舍艺术、规则背后的物理原理。
回答框架：
- 1. 分别定义三项规则及其制造意义。
- 2. 举例说明不同层次（有源区、Poly、金属层）规则差异。
- 3. 强调规则间的权衡：面积 vs 可靠性 vs 良率。
- 4. 层次化考虑：顶层集成时规则降级或特殊处理。
示例回答：Minimum Width确保线宽不小于光刻极限，避免断路；Minimum Spacing防止相邻导体短路；Minimum Enclosure保护有源区边缘。例如28nm工艺中金属1最小宽度0.07μm、间距0.08μm，可保证良率。匹配器件需关注区域约束，我在设计时优先满足关键路径规则。
可能追问：当规则冲突（如面积与匹配要求）你怎么决定？高压器件如何调整规则？
避坑提醒：不要只背规则数字，要体现对物理原理（如光刻、刻蚀）的理解；注意规则间的依赖关系，避免死记硬背。
问题3：在大型芯片版图设计中，你如何应用层次化设计思想提升效率？
面试官考察点：顶层规划能力、模块复用意识、跨层次问题处理能力。
回答框架：
- 1. 顶层布局规划：功能分区、电源域划分、关键信号流向。
- 2. 模块划分与接口定义：标准化引脚、约束文件。
- 3. 重用与标准单元：建立模块库，减少重复工作。
- 4. 层级约束管理：时序、物理、功率约束逐层分解。
- 5. 总结：层次化设计节省迭代时间、提升团队协作效率。
示例回答：在28nm SerDes项目，我将PLL、CTLE、Driver划分为独立模块，定义统一接口与电源域。采用自下而上设计，顶层仅做连接与验证，复用前期模块。通过层次化布局规划，确保信号完整性与热分布，节省约30%迭代时间。
可能追问：如何处理跨模块干扰（如噪声耦合）？版本控制如何管理层次关系？
避坑提醒：避免过度划分导致接口复杂；重视顶层仿真验证；不要忽视电源完整性（IR Drop）在层次间的传递。
知识结构：设计规则核心检查项
| 规则类别 | 关键检查项 | 设计提示 |
|---|---|---|
| Minimum Width | 有源区、Poly、金属线宽 | 低于下限导致开路或良率下降 |
| Minimum Spacing | 同层导体、不同层交叠 | 防止短路与寄生电容增大 |
| Minimum Enclosure | 接触孔/通孔周围包覆 | 保护有源区，防止漏电 |
| Overlap | 通孔与上下层的重叠面积 | 确保接触质量，避免开路 |
| Density | 金属/有源区密度限制 | 满足CMP平坦度，避免凹陷 |