版图设计规则与物理验证基础
版图设计规则检查（DRC）、版图与电路一致性检查（LVS）和电气规则检查（ERC）是物理验证的三大核心。面试中常围绕高频规则（最小间距、天线效应、阱接触等）追问概念、区别和实际排查流程。以下结构化资料帮你快速建立回答框架。
高频面试问答卡片
Q1：什么是DRC？请解释其检查内容和重要性。
面试官考察点：对版图设计规则的理解深度，能否结合实际工艺节点举例，是否区分DRC与LVS/ERC。
回答框架：① 定义DRC → ② 列举3类典型规则（间距、宽度、密度/天线） → ③ 举例违例现象 → ④ 强调对良率和可制造性的影响。
示例回答：DRC是设计规则检查，确保版图符合代工厂要求，例如最小线宽0.13μm、金属间距0.15μm。违例可能导致短路或光刻失效，是tapeout前必过项，使用Calibre或ICV工具验证。
可能追问：你遇到最复杂的DRC违例是什么？如何修复？天线规则如何检查？
避坑提醒：避免只说“检查设计规则”这种空洞话；至少带一个具体规则（如最小间距）和工艺节点。不要混淆DRC与LVS。
Q2：DRC、LVS、ERC三者有什么区别？各自关注什么？
面试官考察点：对物理验证体系的全局认知，能否清晰对比，是否了解各自输出报告。
回答框架：① 分别定义三者的检查对象 → ② 对比关注维度（几何 vs 电路 vs 电气） → ③ 举例每种检查发现的典型问题 → ④ 说明验证顺序（DRC→LVS→ERC）。
示例回答：DRC检查几何规则（间距、宽度）；LVS对比版图与电路网表，确保连接正确；ERC检查悬浮节点、电源短路等电气问题。三者通常按DRC→LVS→ERC顺序执行，使用同一工具（如Calibre）分runset。
可能追问：ERC漏检时通常是什么原因？LVS的精度与假错如何取舍？
避坑提醒：不要只背定义，必须点出“DRC是物理层、LVS是逻辑层、ERC是电气层”。避免将ERC混为LVS的子集。
Q3：当遇到大量DRC违例时，你的排查与修改流程是什么？
面试官考察点：实际工程问题解决能力，是否具备系统化排错思路，能否平衡效率与修正质量。
回答框架：① 分类违例（全局/局部、硬违例/软违例） → ② 优先处理天线、阱接触等关键违例 → ③ 使用工具定位（Calibre RVE高亮） → ④ 修改版图并迭代验证 → ⑤ 与工艺工程师沟通确认。
示例回答：先通过Calibre RVE将违例分类：天线违例加跳线；密度违例添加dummy；间距违例直接调整金属走线。每次修改后只重跑受影响的小区域，减少迭代时间。重要修改需与工艺团队double-check。
可能追问：如果天线违例同时发生在多个层，如何决定跳线位置？如何避免修一个违例引入新违例？
避坑提醒：不要只说“一个个改”，要体现优先级排序和批次处理。不要忽略软违例（如密度警告）可能带来的良率问题。
公司侧重点对比表
不同代工厂和设计公司在物理验证上的高频规则关注点有所差异，面试中常结合应聘公司背景出题。
| 公司/代工厂 | 侧重点 | 常见规则例子 |
|---|---|---|
| 台积电（TSMC） | 密度规则、天线效应、OD/PO边界 | Mx密度 20%~70%；天线面积比 <400 |
| 英特尔（Intel） | 铜互连CMP、阱完整性、应力效应 | Cu slot rule；阱接触最小面积 |
| 三星（Samsung） | 多重图案（LELE）、OPC辅助 | 颜色间距（color spacing） |
| 中芯国际（SMIC） | 最小线宽、阱偏置、门层对齐 | poly contact覆盖规则 |
| 华为海思（Hisilicon） | ESD、模拟版图对称性、隔离环 | Guard ring宽度>2μm |