📚 课程目录第3章设计规则与DRC/LVS验证

第三章设计规则与 DRC/LVS 验证

设计规则检查（DRC）和版图与原理图一致性检查（LVS）是版图设计的“生命线”。面试官会重点考察你对常见规则的理解、验证流程的掌握以及如何高效处理违例。本章帮你构建标准回答框架，避开常见陷阱。

问题 1：请简述 DRC 和 LVS 分别检查什么？

面试官考察点	区分基本概念；确认是否知道两者边界；能否举例说明典型违规。
回答框架	DRC → 几何规则（宽度、间距、包绕等）→ 确保制造可生产性。 LVS → 电路连接与器件参数 → 确保版图与原理图一致。先 DRC 后 LVS，DRC 不过则 LVS 无意义。
简短示例回答	DRC 检查版图是否满足代工厂的几何限制，如金属间距 0.13μm；LVS 检查版图提取的网表与原理图是否一致，比如 MOS 管宽长比、节点连接。我在 28nm 项目中使用 Calibre DRC 修正了 50 余处最小间距违例。
可能追问	如果 LVS 报出“器件参数不匹配”通常是什么原因？
避坑提醒	别只说“检查几何和连接”。务必举例说明具体规则名称（如.5间距、.6包绕），并体现实际修正经验。

问题 2：当你收到 DRC 报错，你会如何高效处理？

面试官考察点	问题排查能力；是否掌握批量修正技巧；是否理解规则优先级。
回答框架	下载报告 → 分类（致命/警告）→ 定位高发区域 → 使用命令脚本批量调整 → 局部手动修正 → 重新运行 DRC 迭代。
简短示例回答	我会先将 DRC 报告按“规则名称”分类，用筛选器高亮相同违例。比如金属间距问题，用 Calibre RVE 选中全部同类错误，尝试全局拉线偏移 0.1μm 再局部微调，单次可解决 80% 违例。
可能追问	遇到多层叠孔间距违规如何快速修复？
避坑提醒	不要只说“一个一个改”。强调先分类、批量改、再手动，并提及使用 Tcl/Skill 脚本辅助。

问题 3：LVS 验证中“短路”经常出现，你如何排查？

面试官考察点	调试技巧；对电源地网络的敏感度；能否利用层次化方法。
回答框架	先看短路总数 → 打开 LVS 短路路径报告 → 在版图中高亮两个节点 → 沿着布线检查桥接区域 → 常见原因：金属碎屑、衬底接触错置、打孔重叠。
简短示例回答	我会用 LVS 报告索引“Net A 与 Net B 短路”，在版图中高亮这两条线，沿着走线目视检查是否有不该连接的金属桥。上次发现是因为一条跳线金属层上缺少阻挡层，导致两层意外短路。
可能追问	如果短路线网是全局电源网络怎么办？
避坑提醒	切忌笼统说“调连接”。强调利用工具高亮、短路路径报告以及对电源地网络额外关注的习惯。

📁 项目案例：28nm 低功耗芯片 DRC/LVS 验证

项目名称	28nm 蓝牙 SoC 版图整合与物理验证
业务背景	该芯片用于可穿戴设备，对功耗和面积有严格限制，需通过代工厂 DFM 签核。
规模指标	约 50 万门数字 + 20 个模拟 IP；芯片面积 12mm²；金属层 9 层。
技术栈	Synopsys IC Compiler（数字布局布线）→ Virtuoso（模拟定制）→ Calibre（DRC/LVS/DFM）。
核心难点	1) 高速差分信号线间距约束严格，易引发 LVS 短路；2) 模拟 IP 与数字区域交界处密度梯度违规；3) 顶层金属厚度变化导致天线规则违例。
面试高频追问	· 遇到密度梯度违规你们用了哪些 Dummy 插入策略？ · LVS 短路中，为什么数字区域常出现电源地短路？ · 你们在哪个阶段启动 DRC 检查？迭代次数？
可迁移回答话术	“在 28nm 项目中，我负责顶层 DRC 签核。首先编写 Calibre runset 对全芯片做密度检查，发现模拟区密度仅 35%，数字区 70%。通过调整顶层金属 dummy 填充图案及使用层次化 dummy 插入，将密度差控制在 15% 以内。最终 DRC 清 0，LVS 通过。”

💡 章节小结： DRC/LVS 回答要突出“规则理解 + 工具操作 + 批量修正思维”。项目案例重点展示你处理实际违例的闭环能力，特别是 28nm 以下节点的高阶规则（天线、密度、CMP 等）。