4. LDO稳压器设计面试题：电源抑制比、负载调整率、瞬态响应
LDO 稳压器是模拟 IC 设计的核心模块之一。面试官通常围绕 PSRR（电源抑制比）、负载调整率 和 瞬态响应 三大指标深度考察候选人的系统理解、电路实现与折衷权衡能力。掌握统一的回答框架可以帮你展现出从定义→公式→影响因素→电路实现→典型折衷的完整思维链。
问答卡片 1：电源抑制比（PSRR）
面试问题
请解释LDO的电源抑制比（PSRR），并说明如何提高PSRR？
面试官考察点
- 是否理解PSRR的定义和频率特性
- 是否掌握提高PSRR的电路技术（如增大EA增益、前馈电容）
- 能否区分低频PSRR与高频PSRR的差异
回答框架
- 定义：PSRR = eno / esupply（线性域），通常用dB表示
- 低频PSRR ≈ 运放开环增益 × 反馈系数
- 高频PSRR受限于运放带宽和输出级寄生
- 提高方法：增大EA增益、使用前馈电容、优化功率管设计
示例回答（约80字）
PSRR是电源纹波到输出纹波的衰减比，低频PSRR≈EA开环增益。增加EA增益可以提升低频PSRR；高频段需在功率管栅极加前馈电容抵消沟道调制。我曾在设计中使用推挽EA，将低频PSRR从60dB提升至85dB。
可能追问
- PSRR与电源纹波频率的关系曲线如何画？
- 为什么LDO在高频时PSRR会下降？
- 前馈电容的相位补偿原理是什么？
避坑提醒： 不要只说“提高增益”就结束。面试官期望你同时提高频PSRR瓶颈，以及前馈电容或级联结构等非平凡方案。
问答卡片 2：负载调整率
面试问题
LDO的负载调整率如何定义？影响负载调整率的主要因素是什么？
面试官考察点
- 区分负载调整率与线性调整率
- 是否理解负载调整率与环路增益、输出阻抗的关系
- 能否定量分析负载改变导致的输出偏差
回答框架
- 定义：ΔVout / ΔIload，单位 mV/A
- 公式：负载调整率 ≈ 1 / (β·Avol·Rout)，β为反馈系数
- 主要影响因素：EA增益、功率管输出阻抗、参考电压精度
- 改善途径：增加EA增益、使用自适应偏置、优化功率管尺寸
示例回答（约90字）
负载调整率描述负载电流变化导致的输出电压变化。从数学模型看，其本质是环路增益对输出阻抗的抑制能力。我曾在项目中将EA增益从70dB提升至90dB，负载调整率从5mV/A改善至1.2mV/A，关键在于增加了电流镜共源共栅结构。
可能追问
- 如果负载调整率很差，你是优先调EA还是功率管？
- 负载调整率与瞬态响应有什么关系？
- 在超低压降应用中如何维持低负载调整率？
避坑提醒： 不要混淆负载调整率与线调整率。面试官常追问“你的LDO负载调整率数字是多少”，建议提前准备典型工艺下的经验值。
问答卡片 3：瞬态响应
面试问题
LDO瞬态响应中的过冲/下冲由哪些因素决定？如何优化？
面试官考察点
- 是否理解瞬态响应的小信号与压摆率限制
- 能否区分环路带宽与输出电容的主导作用
- 是否做过过冲/下冲的实测或仿真优化
回答框架
- 过冲原因：负载电流陡降时，环路响应慢导致输出过高
- 下冲原因：负载电流陡升时，误差放大器压摆受限
- 优化方向：增大输出电容、加速EA压摆率、引入前馈路径
- 折衷：大电容增加面积；高带宽增加静态功耗
示例回答（约100字）
瞬态下冲由EA压摆率主导，过冲则依赖输出电容承担初始电荷。我在某IoT LDO中采用AB类输入级将压摆率提升至5V/μs，搭配1μF陶瓷电容，负载阶跃下冲从80mV降至35mV。代价是静态电流增加了15μA，需在功耗和响应间做平衡。
可能追问
- 输出电容的ESR对瞬态响应有什么影响？
- 如果不用输出电容，如何保证瞬态？
- 有纹波要求时如何兼顾瞬态？
避坑提醒： 很多候选人只提“增大电容”，面试官会追问电容类型（陶瓷/钽电容）及ESR对环路稳定的影响。建议提前准备好一个具体的电容选型案例。
核心指标速查表
| 指标 | 定义 | 关键影响因素 | 常用优化手段 |
|---|---|---|---|
| PSRR | 电源纹波到输出的衰减 | EA增益、功率管寄生电容 | 前馈电容、级联EA、增大增益 |
| 负载调整率 | ΔVout / ΔIload | 环路增益、输出阻抗、参考源精度 | 共源共栅EA、自适应偏置 |
| 瞬态响应 | 过冲/下冲幅度与恢复时间 | EA压摆率、输出电容、环路带宽 | AB类EA、增大电容、前馈路径 |
💡 面试加分点： 在回答三个指标时，主动提及它们之间的折衷关系（例如：提高EA增益可改善PSRR和负载调整率但可能降低相位裕度影响瞬态），展示系统设计思维。