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第3章技术基础高频问题：数字电路基础、Verilog/SV语法、时序逻辑与组合逻辑陷阱

本章覆盖面试中最常被问到的三大技术基础板块——数字电路核心概念、Verilog/SystemVerilog语法关键点、以及时序与组合逻辑的常见陷阱。面试官通过这些题快速判断候选人的硬件功底是否扎实，能否避免“纸上谈兵”。

知识结构：时序逻辑 vs 组合逻辑对比表

掌握以上对比后，遇到任何技术基础题，建议按以下五步框架回答，向面试官展示逻辑严密性。

面试问题	请解释“建立时间”与“保持时间”的区别，并说明违反后果。
考察点	是否真正理解时序约束概念，能否结合电路分析。
回答框架	定义 → 时序窗口 → 后果 → 典型场景修复思路
示例回答	建立时间指时钟沿前数据需稳定的最短时间，保持时间是时钟沿后需稳定的最短时间。违反均会导致亚稳态，输出不确定。例如D触发器不满足则采样错误，常用降频或增加缓冲修复。
可能追问	建立时间违例如何修复？保持时间违例如何修复？
避坑提醒	不要混淆两者方向；保持时间违例通常只能通过修改逻辑或降低时钟来修复，而非加流水线。

面试问题	阻塞赋值（=）与非阻塞赋值（<=）的区别，在哪些场景使用？
考察点	对硬件描述语言综合行为的理解，能否写出正确RTL。
回答框架	语法区别 → 硬件对应 → 典型用法 → 避免常见错误
示例回答	阻塞赋值顺序执行，用于组合逻辑；非阻塞赋值并行更新，用于时序逻辑。在always@(posedge clk)内必须用非阻塞，否则会生成隐式寄存器或竞争。
可能追问	在时序块中使用阻塞赋值会导致什么？VCS与NC仿真行为差异？
避坑提醒	“时序用非阻塞，组合用阻塞”是铁律，但多级组合链中注意中间变量阻塞赋值顺序。

面试问题	组合逻辑中如何避免“竞争冒险”？给出代码优化示例。
考察点	能否识别并解决毛刺问题，具备工程优化思维。
回答框架	成因 → 解决方案（增加冗余项、寄存器输出）→ 代码示例
示例回答	竞争冒险由信号路径延时不同导致，如F=AB+AC，B、C变化时可能产生毛刺。可在卡诺图中增加冗余项ABC，或在输出端接触发器采样。
可能追问	如何用卡诺图消除毛刺？如果无法避免，如何进行后端处理？
避坑提醒	不要以为组合逻辑直接输出是安全的，必须分析关键路径；寄存器输出虽然能滤毛刺，但会引入一个时钟周期延迟。

面试建议：遇到基础题，先套用上方的“五步回答框架”分层展开，再用具体波形或代码佐证，让面试官看到你有体系化的知识结构。

第3章 技术基础高频问题：数字电路基础、Verilog/SV语法、时序逻辑与组合逻辑陷阱