第3章 数字逻辑与电路：组合逻辑、时序逻辑、状态机设计
本章聚焦数字IC面试中关于数字逻辑基础的高频考点。面试官通过组合逻辑与时序逻辑的对比、有限状态机（FSM）的设计流程、序列检测器等经典问题，考察候选人对电路本质的理解深度、工程规范性以及代码表达能力。
📌 面试问答卡片
问题1：组合逻辑和时序逻辑的区别是什么？如何选择？
面试官考察点： 基础概念清晰度、电路特性理解、实际工程应用意识
回答框架：
- 定义对比（有无记忆/时钟控制/输出瞬态）
- 优缺点（组合：面积小但毛刺；时序：稳定但功耗高）
- 选择依据：数据通路用组合、状态存储用时序；可插入寄存器拆分长路径
示例回答： 组合逻辑输出仅由当前输入决定，无记忆功能，路径延迟受扇出影响易产生毛刺；时序逻辑由时钟沿触发，输出依赖过去状态。实际设计中组合用于运算和译码，时序用于寄存器/计数器；当组合路径过长时插入寄存器流水线以满足时序收敛。
可能追问： 竞争冒险的消除方法 / 建立时间违反如何修复 / 什么场景下组合逻辑比时序逻辑更优？
避坑提醒： 不要只说“组合逻辑没有时钟”，要强调输出瞬态特性；避免将Latch误当作时序逻辑；综合时应关注组合逻辑的扇出与路径延迟。
问题2：有限状态机的设计步骤？Mealy与Moore的区别？
面试官考察点： 状态机设计流程掌握程度、编码方式选择、输出机制理解
回答框架：
- 状态图 → 状态表 → 状态编码 → 次态/输出逻辑 → 时序仿真
- Mealy输出与输入+当前状态相关，随输入即时变化；Moore只与当前状态相关，仅时钟沿更新
- 编码选择：独热码（面积换速度）、格雷码（减少跳变）、二进制（面积小）
示例回答： 设计FSM先画状态图定义跳转，再列出状态表。Mealy输出依赖输入，输出逻辑为组合电路，响应快但易毛刺；Moore输出纯时序，抗干扰能力强。项目中常用独热码+三段式写法，注意多余状态处理（default跳转到IDLE）保证自启动。
可能追问： 状态编码的优缺点对比 / 两段式与三段式FSM的优劣 / 异步复位同步释放如何处理？
避坑提醒： 不要混淆Mealy和Moore的输出时刻（Mealy在输入变化时立即输出，Moore在时钟沿后输出）。状态图必须覆盖所有输入组合和异常状态，防止进入非法状态。
问题3：如何设计一个序列检测器？请画出状态转移图。
面试官考察点： 状态机实际设计能力、时序理解、代码实现规范性
回答框架：
- 定义待检测序列（如“1011”）
- 状态定义（S0~S4）及转移条件（考虑重叠）
- 输出定义（Moore型检测到时拉高）
- 代码风格（推荐三段式）
示例回答： 以“1011”重叠检测为例：S0初始，输入1→S1；输入0→S2；输入1→S3；输入1→S4输出1。重叠处理：S4若输入1则跳回S1（因为最后一个1可作为新序列开头）。三段式FSM：状态跳转用always@(posedge clk)，次态逻辑用组合always，输出逻辑用时序always。
可能追问： 非重叠检测与重叠检测状态图区别 / 如何用两段式实现？ / 信号跨时钟域如何同步？
避坑提醒： 注意序列重叠情况，状态图必须完整；避免使用非阻塞赋值在组合逻辑中产生意外Latch。推荐使用三段式FSM以分离时序和组合逻辑，便于综合与调试。
📋 知识结构速览
| 对比维度 | 组合逻辑 | 时序逻辑 | 状态机(FSM) |
|---|---|---|---|
| 记忆特性 | 无，输出仅当前输入 | 有，由触发器存储 | 状态寄存器记忆 |
| 时钟控制 | 无，传播延迟 | 有，时钟沿更新 | 时钟沿触发跳变 |
| 典型问题 | 竞争冒险、毛刺 | 建立/保持时间、亚稳态 | 状态编码、多余状态 |
| 工程优选 | 小面积、快速运算 | 流水线、跨时钟域 | 三段式写法、独热码 |
💡 面试加分提示： 讨论状态机时主动提及“自启动设计”、“多余状态处理”、“综合后的面积优化”能凸显工程经验。组合逻辑与时序逻辑的边界是面试官判断你是否理解数字电路本质的关键分水岭。