第4章 数字IC基础核心：组合逻辑、时序逻辑与有限状态机

🎯 面试问题：请解释组合逻辑与时序逻辑的区别，并各举一个Verilog代码示例。

🧠 考察点：基础概念清晰度；能否区分电路行为；代码风格是否规范。

📝 回答框架：① 定义对比（输出是否受时钟控制）；② 代码特征（always @(*) vs always @(posedge clk)）；③ 典型电路（加法器 vs 寄存器）；④ 面试官最看重的“综合结果”。

📋 示例回答：“组合逻辑输出只依赖于当前输入，无记忆，用 assign 或 always@(*) 实现；时序逻辑输出依赖时钟沿和过去状态，用 always@(posedge clk) 实现。例如全加器是组合电路，D触发器是时序电路。综合后组合逻辑生成查找表/LUT，时序逻辑生成寄存器。”

❓ 可能追问：① 组合逻辑中的竞争与冒险如何消除？② 时序逻辑的建立时间违例怎么办？

🎯 面试问题：什么是建立时间（setup time）和保持时间（hold time）？如何检查时序是否满足？

🧠 考察点：对静态时序分析基础的理解；能否从原理到实际约束推导；是否会画时序图。

📝 回答框架：① 定义（数据在时钟沿前/后需稳定的最小时间）；② 公式（Tsetup ≤ Tclk - Tcq - Tcomb_max）；③ 违例解决方法（调整时钟周期、加减 buffer、降低频率）。

📋 示例回答：“建立时间：时钟沿到来前数据需稳定，违例时数据无法正确捕获。保持时间：时钟沿后数据需保持，违例时数据被覆盖。检查时需计算数据路径与时钟路径的延迟差值，确保满足库单元的setup/hold约束。常用STA工具如PrimeTime。”

❓ 可能追问：① setup violation和hold violation哪个更难修复？为什么？② 时钟偏斜对setup/hold有何影响？

🎯 面试问题：设计一个“101”序列检测器的有限状态机（FSM），要求用三段式写法实现。

🧠 考察点：FSM设计规范；三段式与两段式的区别；状态编码（格雷/独热）；是否有Mealy/Moore概念。

📝 回答框架：① 状态转移图（S0→S1→S2→S3）；② 三段式：时序逻辑写状态跳转、组合逻辑写次态条件、组合逻辑写输出；③ 代码结构展示。

📋 示例回答：“三段式：第一段always@(posedge clk)写当前状态；第二段always@(*)写次态逻辑，case(state)内根据输入in判断；第三段assign out = (state==S2 && in==1) ? 1:0; // Moore型。这样代码易读，避免latch，有利于综合优化。”

❓ 可能追问：① 为什么推荐三段式而非两段式？② 状态机输出出现毛刺如何解决？③ 状态编码的选择依据。