第4章 工艺集成与器件物理高频问题
本章聚焦MOSFET核心物理参数（阈值电压、沟道掺杂）、器件结构及隔离技术，面试官高频考察物理推导能力、工艺耦合意识及故障分析逻辑。以下为3个经典面试问答及一张回答框架图。
关键对比：隔离技术（LOCOS vs STI）
| 参数 | LOCOS | STI |
|---|---|---|
| 工艺节点 | ≥0.5μm | ≤0.25μm |
| 隔离宽度 | 较大（鸟喙效应） | 窄（无鸟喙） |
| 平坦度 | 差，台阶高 | CMP平坦 |
| 应力控制 | 低应力 | 需优化填充/退火 |
| 成本 | 低 | 高 |
面试问题 1：请解释MOSFET阈值电压的物理意义，并列出主要影响因素。
🎯 考察点：器件物理基础、对Vth公式的定量理解、工艺参数敏感度。
📐 回答框架：定义（开启沟道的栅压）→ 公式 Vth=Vfb+ψs+Qdep/Cox → 逐项解释（功函数、氧化层、掺杂、界面陷阱）→ 强调工艺稳定性。
💡 简短示例回答（75字）：阈值电压是使沟道强反型所需的最小栅压。核心公式为 Vth=Vfb+2φf+√(4εs q Na φf)/Cox。受栅材料功函数、氧化层厚度、沟道掺杂浓度及背偏置影响，工艺波动后变化约±50mV。
🔍 可能追问：栅材料从多晶硅换成金属后Vth如何变？沟道掺杂浓度升高对Vth及短沟道效应有何影响？
面试问题 2：沟道掺杂（halo/pocket implant）在先进工艺中的作用是什么？如何会影响器件特性？
🎯 考察点：对超陡倒掺杂工艺的理解、短沟道效应抑制、与SCE/DIBL的关联。
📐 回答框架：工艺目的（抑制穿通）→ 实现方式（大角度注入形成非均匀掺杂）→ 对Vth、漏感、结电容的影响 → 工艺窗口权衡。
💡 简短示例回答（88字）：Halo掺杂通过在源漏附近形成高浓度掺杂区，有效抑制短沟道效应（SCE）和DIBL。但会增加源漏结电容，降低速度并加剧GIDL。需优化注入能量、角度和剂量，平衡漏电与性能。
🔍 可能追问：LDD（轻掺杂漏）与halo有何区别？如何通过TCAD模拟优化halo分布？
面试问题 3：STI（浅槽隔离）工艺中常见的可靠性问题有哪些？如何从工艺角度改善？
🎯 考察点：隔离工艺集成、应力效应、漏电路径、CMP和填充知识。
📐 回答框架：列举问题（应力导致σH、尖锐角泄漏、CMP碟形缺陷）→ 根因（氧化层/氮化硅缓冲层、退火条件、填充材料）→ 改善方案。
💡 简短示例回答（82字）：STI主要问题：边缘尖锐角导致电场集中引发泄漏；CMP碟形凹陷影响后续光刻；高应力引发位错。改善措施：采用氮化硅缓冲层减轻应力；增加牺牲氧化层圆角；优化CMP slurry选择性。
🔍 可能追问：STI与LOCOS的窄沟道效应有何不同？如何通过截面SEM判断STI圆角质量？