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第4章刻蚀与薄膜沉积：常见问题、回答结构、公司侧重点

  本章聚焦：刻蚀与薄膜沉积是半导体工艺的核心单元，面试高频考查物理机制理解、工艺参数关联能力及异常排查逻辑。本章提供结构化回答框架和项目实战模板，帮助你体系化备战。

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Q1：解释刻蚀速率与选择性的关系，如何在实际工艺中平衡二者？

考察点	物理化学机理理解、参数权衡能力、实际案例经验
回答框架	① 定义：刻蚀速率 (ER) = 单位时间去除厚度；选择性 (S) = 目标材料速率 / 掩膜层速率。 ② 关系：增加高能离子轰击→ ER ↑ 但掩膜损失↑ → S ↓。 ③ 平衡手段：调整功率/气压/气体比例（如添加钝化气体）。
示例回答	刻蚀速率与选择性通常呈trade-off。比如刻蚀SiO₂时，增加CF₄流量会提高ER但降低对光刻胶的选择性。实际中我通过降低腔压并加入CHF₃形成聚合物保护掩膜，在ER为500 nm/min时保持S>15:1，满足工艺窗口。
可能追问	为什么低气压下选择性更高？聚合物钝化层如何控制？你遇到过S突然下降的原因？
避坑提醒	❌ 只背数值不解释机理；❌ 忽略等离子体均匀性对选择性的影响；✅ 引用具体气体或设备案例。

Q2：薄膜沉积中如何改善台阶覆盖性（Step Coverage）？请结合工艺说明。

考察点	薄膜生长机理、表面扩散能力、工艺参数影响
回答框架	① 机理：台阶覆盖取决于前驱体吸附、表面迁移率、反应速率。 ② 方法：降低沉积速率→增加表面扩散时间；升高温度→提高迁移率；使用ALD或脉冲CVD。 ③ 案例：PECVD SiNₓ通过低频功率调制提高侧壁覆盖。
示例回答	改善台阶覆盖的关键是增强表面迁移。在PECVD TEOS-SiO₂工艺中，我将衬底温度从350℃升至400℃，同时降低沉积速率至10 nm/min，使侧壁/底部覆盖比从60%提升至85%。对于高深宽比，推荐ALD模式。
可能追问	ALD和CVD覆盖性差异的核心原因？温度过高会带来什么问题？如何测量台阶覆盖？
避坑提醒	❌ 只提“升高温度”而不说明副作用（如热应力）；❌ 忽略前驱体分解温度限制；✅ 结合具体薄膜材料和设备。

Q3：刻蚀过程中侧壁钝化层的作用是什么？如何影响刻蚀形貌？

考察点	钝化机制、各向异性控制、工艺参数调优
回答框架	① 形成：含碳/氟气体在等离子体中生成聚合物沉积于侧壁。 ② 作用：阻挡侧向刻蚀，维持各向异性。过厚会导致刻蚀停止或倾斜；过薄则出现底切。 ③ 控制：调节C/F比、添加O₂或H₂调控聚合物厚度。
示例回答	在硅深槽刻蚀（Bosch工艺）中，C₄F₈产生的钝化层保护侧壁。我通过调节C₄F₈/SF₆比例（从1:2到1:3）控制聚合物厚度，使侧壁角度从88°优化至>89.5°，同时保持刻蚀速率稳定在3 μm/min。
可能追问	如果出现“黑硅”现象，如何调整钝化层？钝化层对后续清洗的影响？
避坑提醒	❌ 只讲优点不讲缺陷（如聚合物残留）；❌ 忽略不同刻蚀气体体系的差异；✅ 对比Bosch和非Bosch工艺的钝化思路。

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项目名称：MEMS加速度计高深宽比硅槽刻蚀（Bosch工艺）

业务背景	产品要求硅槽深宽比>30:1、侧壁垂直度<0.5°、底部无微沟槽，用于电容式传感器。
规模指标	刻蚀深度：100 μm；刻蚀速率：2.5~3.5 μm/min；掩膜选择比（SiO₂:Si）>100:1；均匀性<±5%
技术栈	ICP-RIE（STS ASE）、SF₆/C₄F₈循环、He背冷控温、OES终点检测
核心难点	① 高深宽比下刻蚀速率下降（lag效应）；② 侧壁粗糙度（scalloping）控制；③ 底部微沟槽导致器件短路
面试高频追问	如何通过调参减少scalloping？为什么深宽比越高速率越慢？你用什么方法改善均匀性？微沟槽的形成机制及消除方案？
可迁移回答话术	“我们遇到了刻蚀lag问题，通过降低循环中钝化步骤的C₄F₈沉积时间（从2s→1.5s），并小幅提高偏压功率，使深宽比30:1处的速率与开口处差异从30%降到10%。同时引入两步钝化法改善侧壁形貌，最终产品良率从75%提升至93%。”

项目表达STAR要点：
S（场景）：高深宽比MEMS结构 → T（任务）：实现100μm深槽且侧壁垂直
A（行动）：优化Bosch循环时间、偏压功率、增加OES反馈 → R（结果）：均匀性±4.5%、良率提升18%

避坑提醒：项目数据要真实可验，避免夸大数值。侧壁角度、均匀性等指标需与设备极限匹配。面试时准备2-3张关键工艺曲线（如刻蚀速率 vs 深宽比）的口头描述。

第4章 刻蚀与薄膜沉积：常见问题、回答结构、公司侧重点