3、硬件连接与电气特性：SDA和SCL线、上拉电阻的作用与取值、开漏输出、电平标准（3.3V/5V）、总线电容与传输距离

I2C（Inter-Integrated Circuit）总线在硬件层面只有两根线：串行数据线 SDA（Serial Data Line）和串行时钟线 SCL（Serial Clock Line）。所有挂接在总线上的设备，无论是主机（Master）还是从机（Slave），都通过这两根线进行通信。与 SPI、UART 等点对点或主从明确的接口不同，I2C 是一个真正的多主多从共享总线，其物理层设计直接决定了通信的可靠性、速率上限和可挂载的设备数量。本章将深入剖析 I2C 的硬件连接细节，从开漏输出原理、上拉电阻取值，到电平匹配与总线电容限制，帮助读者建立扎实的硬件设计功底。

上图展示了 I2C 总线的基本硬件拓扑。所有设备的 SDA 和 SCL 引脚均以开漏（Open-Drain）方式连接到总线，并通过上拉电阻 Rp 连接到电源 VDD。总线上存在寄生电容 Cbus，它由各设备引脚电容、PCB 走线电容和连接器电容共同构成。理解这张图，是掌握 I2C 硬件设计的关键起点。

3.1 开漏输出与线与机制

核心原理：I2C 协议的物理层要求所有设备必须使用开漏输出结构。所谓开漏，是指芯片内部的输出级只有一个 N-MOS 管，其漏极（Drain）直接连接到外部引脚，而源极（Source）接地。当设备需要输出逻辑 0 时，MOS 管导通，引脚被拉低到 GND；当设备需要输出逻辑 1 时，MOS 管截止，引脚呈现高阻态（Hi-Z），此时引脚电平由外部上拉电阻决定，被拉高到 VDD。

这种设计带来了一个极其重要的特性——线与（Wired-AND）。因为任何设备都可以主动将总线拉低，而没有任何设备能主动将总线拉高（只能释放）。这意味着：

• 多主机仲裁：当两个主机同时发起通信时，如果一方发送 0 而另一方发送 1，总线电平为 0，发送 1 的主机检测到电平与自己预期不符，立即退出竞争。这实现了无冲突的仲裁机制。
• 时钟同步：多个主机可以共同拉低 SCL 线，最慢的主机决定低电平时间，最快的决定高电平时间，从而实现时钟同步。
• 从机时钟拉伸：从机在需要处理数据时，可以主动拉低 SCL 线，迫使主机进入等待状态，直到从机准备好。

3.2 上拉电阻的作用与取值计算

上拉电阻的作用：上拉电阻是 I2C 总线不可或缺的元件，它承担着三个关键任务：

1. 定义高电平：当所有设备释放总线时，上拉电阻将 SDA/SCL 拉至 VDD，确保总线处于确定的空闲状态。
2. 提供上升沿：由于开漏结构无法主动输出高电平，信号的上升沿完全依靠上拉电阻对总线电容充电。电阻越小，充电越快，上升沿越陡峭。
3. 限制电流：当设备拉低总线时，上拉电阻限制了从 VDD 流入设备的电流，防止过流损坏。

取值计算：上拉电阻的取值需要权衡功耗、速度、噪声容限和总线电容。其下限由最大允许灌电流决定，上限由最大允许上升时间决定。

参数	公式	说明
最小电阻 Rp(min)	Rp(min) = (VDD - VOL(max)) / IOL(max)	VOL(max) 为设备输出低电平的最大电压（通常 0.4V），IOL(max) 为设备最大灌电流（通常 3mA）。例如 3.3V 系统：Rp(min) = (3.3 - 0.4) / 0.003 ≈ 966Ω
最大电阻 Rp(max)	Rp(max) = tr(max) / (0.8473 × Cbus)	tr(max) 为最大允许上升时间（100kHz 模式为 1000ns，400kHz 模式为 300ns），Cbus 为总线总电容。例如 400kHz 且 Cbus=200pF：Rp(max) = 300ns / (0.8473 × 200pF) ≈ 1770Ω
推荐值	—	3.3V 系统常用 2.2kΩ~4.7kΩ；5V 系统常用 4.7kΩ~10kΩ。具体需根据实际 Cbus 和速率计算。

3.3 电平标准与 3.3V/5V 混合系统

电平标准：I2C 规范定义了输入高电平阈值 VIH 和输入低电平阈值 VIL。对于 3.3V 系统，VIH(min) = 0.7 × VDD = 2.31V，VIL(max) = 0.3 × VDD = 0.99V。对于 5V 系统，VIH(min) = 3.5V，VIL(max) = 1.5V。输出低电平 VOL(max) 通常为 0.4V（在 3mA 灌电流下）。

混合电压系统：在实际项目中，经常遇到 3.3V 主控与 5V 从设备共存的情况。此时需要仔细分析电平兼容性：

• 3.3V 主机 → 5V 从机：3.3V 输出的高电平为 3.3V，而 5V 从机的 VIH(min) 为 3.5V，无法满足要求。需要电平转换。
• 5V 主机 → 3.3V 从机：5V 输出的高电平为 5V，可能超过 3.3V 从机的最大输入电压（通常为 VDD + 0.3V = 3.6V），存在损坏风险。需要电平转换。

解决方案：常用的电平转换方法有三种：

1. 分立 MOS 管电平转换电路：使用 N-MOS 管和上拉电阻构成双向电平转换，成本低、速率高，是工程中最常用的方案。
2. 专用电平转换芯片：如 PCA9306、TXS0102 等，集成度高，适合多路或复杂场景。
3. 开漏+上拉到统一电压：如果所有设备都能接受开漏输出，可以将所有上拉电阻统一连接到中间电压（如 3.3V），但需确认 5V 设备在 3.3V 上拉下能否正确识别高电平。

3.4 总线电容与传输距离

总线电容的来源：I2C 总线的寄生电容 Cbus 由三部分组成：各设备引脚电容（通常 3~10pF/个）、PCB 走线电容（约 0.5~1pF/cm）、连接器和线缆电容（约 50~100pF/m）。总电容 Cbus = 所有设备引脚电容之和 + 走线电容 + 线缆电容。

电容对通信的影响：总线电容直接影响信号的上升时间 tr ≈ 0.8473 × Rp × Cbus。电容越大，上升沿越缓，达到 VIH 所需时间越长。如果上升时间超过规范允许的最大值，就会导致通信失败。此外，过大的电容还会增加信号间的串扰和反射风险。

传输距离估算：I2C 规范并未直接规定最大传输距离，而是通过电容和速率间接限制。在标准模式（100kHz）下，允许的最大 Cbus 为 400pF；在快速模式（400kHz）下，允许的最大 Cbus 为 200pF。根据这些限制，可以估算传输距离：

速率模式	最大 Cbus	典型线缆电容	估算最大线缆长度
标准模式 (100kHz)	400pF	100pF/m	约 2~3 米（扣除设备电容后）
快速模式 (400kHz)	200pF	100pF/m	约 0.5~1 米
快速模式+ (1MHz)	100pF	100pF/m	约 0.2~0.3 米

3.5 案例拆解：混合电压多设备总线设计

背景与约束：某工业采集板需要连接一个 3.3V 的 MCU（STM32F103）、一个 5V 的温度传感器（TMP100）和一个 3.3V 的 EEPROM（AT24C02）。系统要求 I2C 速率 400kHz，PCB 走线总长约 10cm，环境温度最高 70℃。

初始现象：工程师最初直接将所有设备并联，上拉电阻选用 10kΩ 并连接到 3.3V。结果 TMP100 无法应答，SCL 波形上升沿明显缓慢，实测上升时间约 800ns，远超 400kHz 模式允许的 300ns。

分析过程：

1. 电平检查：3.3V 上拉时，TMP100 的 VIH(min) 为 3.5V，而实际高电平只有 3.3V，无法满足要求。
2. 电容估算：MCU 引脚 5pF + TMP100 引脚 8pF + EEPROM 引脚 5pF + 走线约 10pF ≈ 28pF。虽然电容不大，但 10kΩ 上拉电阻导致时间常数 τ = 10kΩ × 28pF = 280ns，上升时间 tr ≈ 0.8473 × 280ns ≈ 237ns，理论上应满足 300ns 要求。但实测 800ns 说明还有其他因素。
3. 深入排查：发现 TMP100 的 SDA/SCL 引脚内部有保护二极管到 VDD（5V），当外部上拉到 3.3V 时，保护二极管正向导通，相当于在总线上并联了一个额外的电容和漏电流路径，导致上升时间恶化。

解决方案：

1. 采用分立 MOS 管电平转换电路，将 3.3V 侧与 5V 侧隔离。MOS 管选用 2N7002，上拉电阻在 3.3V 侧用 2.2kΩ，5V 侧用 4.7kΩ。
2. 重新计算上升时间：3.3V 侧 Cbus ≈ 15pF，τ = 2.2kΩ × 15pF = 33ns，tr ≈ 28ns；5V 侧 Cbus ≈ 20pF，τ = 4.7kΩ × 20pF = 94ns，tr ≈ 80ns。均满足 300ns 要求。
3. 在 PCB 布局上，将 TMP100 靠近 MCU 放置，缩短走线长度。

结果对比：修改后，TMP100 正常应答，SCL 上升时间实测约 90ns，通信稳定。功耗方面，5V 侧静态电流 = 5V / 4.7kΩ ≈ 1.06mA，3.3V 侧 = 3.3V / 2.2kΩ = 1.5mA，均在可接受范围。

复盘经验：混合电压系统中，不能简单地将上拉电阻连接到某一侧电源。必须考虑设备内部保护二极管的影响，以及 VIH/VIL 阈值是否满足。电平转换电路是解决此类问题的标准方案，但需注意 MOS 管的栅极电容和导通电阻对高速信号的影响。

3.6 常见误区与设计总结

常见误区：

• 误区一：上拉电阻越大越好。电阻越大，功耗越低，但上升沿越缓，高速模式下容易出错。应优先满足上升时间要求，再考虑功耗。
• 误区二：所有设备必须使用相同电压。实际上，通过电平转换电路，不同电压域的设备可以共存于同一条 I2C 总线。
• 误区三：忽略总线电容。在板级设计中，走线短、设备少，电容通常不是问题；但一旦使用线缆或连接器，电容可能急剧增大，导致通信失败。
• 误区四：认为开漏输出可以直接驱动 LED 等负载。开漏输出只能拉低，不能主动拉高，驱动负载时必须配合上拉电阻或外部电源。

设计总结：I2C 硬件设计的核心是平衡速度、功耗和可靠性。建议遵循以下步骤：

1. 统计总线上所有设备的引脚电容和 PCB/线缆电容，估算总 Cbus。
2. 根据目标速率和 Cbus，计算上拉电阻的上下限，选择标准值。
3. 检查所有设备的电平标准，确认是否存在混合电压场景，必要时添加电平转换。
4. 在 PCB 布局时，尽量缩短 SDA/SCL 走线，避免与高频信号线平行。
5. 预留测试点，方便用示波器测量上升沿和电平，验证设计裕量。