图像传感器基本架构：像素阵列、行选通、列读出、模拟前端与数字输出

图像传感器是相机系统的“视网膜”，其基本架构决定了成像质量、帧率、功耗与系统复杂度。无论是CMOS还是CCD，其核心都围绕着一个共同逻辑：将二维空间分布的光子转换为有序的电信号，再经量化变为数字码流。理解这一架构，是后续分析噪声、动态范围、卷帘快门效应以及ISP（图像信号处理器）设计的基础。本章将沿信号流向，逐一拆解像素阵列、行选通、列读出、模拟前端（AFE）与数字输出五大模块，并讨论它们之间的耦合关系与工程权衡。

上图展示了CMOS图像传感器（CIS）的典型信号链路。与CCD不同，CMOS传感器的每个像素都包含独立的放大晶体管，因此可以实现随机访问和片上集成模拟/数字电路。而CCD则依赖电荷耦合转移，其架构更接近“模拟移位寄存器”。本章以CMOS为主线，在关键差异处对比CCD。

3.1 像素阵列：感光单元与像素内电路

核心原理：像素阵列是传感器最核心的感光区域，通常由数百万至数千万个像素单元组成。每个像素的基本结构包括：光电二极管（PD）、传输门（TX）、复位管（RST）、源极跟随器（SF）和行选通管（RS）。光电二极管将入射光子转换为电子-空穴对，电子被收集在PN结的耗尽区中。曝光结束后，通过TX将电荷转移到浮置扩散区（FD），FD的电压变化量正比于收集的电荷量，再经SF缓冲后由RS选通输出到列线。

判断方法：评估像素阵列性能时，需关注以下关键参数：

• 像素尺寸（Pixel Pitch）：典型值1.0μm~4.0μm，越小分辨率越高，但满阱容量（FWC）和灵敏度会下降。
• 填充因子（Fill Factor）：光电二极管面积占像素总面积的比例，微透镜可有效提升等效填充因子。
• 满阱容量（FWC）：可存储的最大电子数，决定动态范围下限。
• 量子效率（QE）：光子转换为电子的效率，受波长和抗反射涂层影响。

3.2 行选通与卷帘快门机制

核心原理：行选通电路负责逐行激活像素阵列中的每一行。在CMOS传感器中，行选通通常由垂直移位寄存器或行译码器实现。当某一行被选中时，该行所有像素的RS管同时导通，将各自FD上的电压通过SF输出到列线。由于CMOS是逐行曝光、逐行读出的，因此形成了“卷帘快门”（Rolling Shutter）效应——不同行的曝光起始时间不同，拍摄高速运动物体时会产生倾斜或扭曲。

操作流程（以4T像素为例）：

1. 复位行：对目标行发出RST脉冲，将FD复位到VDD电平。
2. 传输电荷：打开TX管，将光电二极管中的电荷转移到FD。
3. 读出信号：开启RS管，SF将FD电压输出到列线，列ADC采样该信号。
4. 下一行：关闭RS，移动行指针，重复上述过程。

案例拆解：某安防摄像头使用IMX335（1/2.8英寸，500万像素）传感器，在拍摄高速旋转的风扇时出现明显的扇叶弯曲。经分析，该传感器行读出时间约为15μs，全帧读出时间约15μs×2160行≈32ms。风扇转速为1200rpm（每秒20转），在32ms内风扇旋转约0.64转，导致画面严重畸变。解决方案：改用全局快门传感器（如IMX296）或缩短曝光时间并配合频闪补光。

3.3 列读出电路：CDS与列放大器

核心原理：列读出电路位于像素阵列的下方，每一列（或每两列）对应一个独立的模拟信号处理链。其核心功能包括：相关双采样（CDS）、列放大和列ADC。CDS通过两次采样（复位电平与信号电平）相减，消除像素复位噪声（kTC噪声）和固定模式噪声（FPN）。列放大器将像素输出的微弱电压（通常为0.2~1.0V摆幅）放大到ADC的满量程范围。

判断方法：列读出电路的设计直接影响传感器的读出噪声和帧率。关键指标包括：

• CDS能力：是否支持数字CDS或模拟CDS，能否有效抑制1/f噪声。
• 列ADC位数：常见10bit、12bit、14bit，位数越高量化噪声越低，但ADC面积和功耗增大。
• 读出速度：列并行读出架构下，帧率 = 行读出时间 × 行数。高速传感器采用多路并行ADC或列间交替采样。

3.4 模拟前端（AFE）与数字输出

核心原理：模拟前端（AFE）位于列ADC之后（或集成在列ADC内部），负责对数字信号进行进一步调理。AFE通常包括：可编程增益放大器（PGA）、偏置电路、温度传感器、基准电压源和锁相环（PLL）。PGA用于在ADC之前对模拟信号进行粗调，以匹配不同光照条件下的信号幅度。数字输出接口则负责将并行数字数据打包为串行协议（如MIPI CSI-2、LVDS）或并行接口输出。

操作流程：

1. 列ADC输出并行数字码（如12bit×列数）。
2. AFE对数据进行数字增益调整、黑电平校准和坏点校正。
3. 数据按行/帧格式打包，添加帧头、行号、CRC校验等信息。
4. 通过MIPI D-PHY（每通道最高2.5Gbps）或LVDS（每通道最高1Gbps）发送给ISP或SoC。

案例拆解：某手机主摄采用三星GN2（1/1.12英寸，5000万像素），输出为MIPI CSI-2，4通道，每通道2.5Gbps。在5000万像素全分辨率下，帧率为30fps，数据量为5000万×10bit×30≈1.5Gbps，加上开销后约1.8Gbps，MIPI带宽余量充足。若开启HDR（多帧合成），数据量翻倍，此时需启用D-PHY的DDR模式或增加通道数。

3.5 架构对比与系统集成要点

核心原理：CMOS与CCD在架构上的本质差异决定了系统设计的复杂度。CCD需要多路外部时钟驱动（垂直转移时钟、水平转移时钟、复位时钟），且电荷转移效率受温度影响较大；而CMOS将时序控制、ADC、甚至ISP集成在单芯片上，大幅简化了外围电路。但CMOS的像素内晶体管会占用感光面积，且卷帘快门在高速场景下存在局限。

判断方法：选择传感器架构时，可参考以下决策树：

• 是否需要全局快门？是→CMOS（GS）或CCD（帧转移）；否→CMOS（卷帘）或CCD（行间转移）。
• 是否需要高动态范围（HDR）？是→CMOS（多帧合成或DOL HDR）；否→两者皆可。
• 是否需要低功耗？是→CMOS（集成度高）；否→CCD（但CCD功耗通常更高）。
• 是否需要超高灵敏度（如科学级）？是→CCD（背照式或电子倍增EMCCD）；否→CMOS。