第二节 光模块基础：基本组成、工作原理、关键性能指标及与电芯片的关系
在深入探讨112G到224G SerDes架构演进之前，必须首先建立对光模块本身的系统性认知。光模块并非一个简单的“光口转电口”的被动器件，而是一个集成了光、电、算法、温控、电源管理于一体的微型系统。对于从事电芯片设计的工程师而言，理解光模块的组成与指标，是定义SerDes IP需求（如均衡能力、FEC预算、功耗预算）的前提。本节将拆解光模块的物理架构、工作原理，并重点剖析其关键性能指标如何反向约束电芯片的设计边界。
2.1 光模块的基本组成：从封装到光引擎
光模块的物理组成可以划分为三大功能域：光域（光发射与接收）、电域（驱动、放大、DSP）以及管理域（MCU、电源、温控）。在224G时代，这种划分变得更加清晰，因为电芯片（特别是DSP）的功耗和复杂度已经占据了模块总功耗的60%以上。
2.1.1 光发射链路（TX）
发射链路的核心任务是将电域的高速PAM4信号转换为光信号。在1.6T模块中，通常采用CW激光器（连续波激光器）+ 外调制器的方案，而非直接调制激光器（DML）。这是因为224G波特率下，DML的啁啾效应会导致严重的色散代价。典型链路如下：
- 激光器（EML/CW DFB）：提供稳定的光载波，波长通常为1310nm（短距）或1550nm（长距）。对于1.6T模块，多采用4路CW激光器，每路对应一个波长。
- 调制器（MZM/MZ）：将电信号加载到光载波上。224G时代普遍使用薄膜铌酸锂（TFLN）或硅光MZM，其半波电压（Vπ）直接影响驱动芯片的输出摆幅要求。
- 光复用器（MUX）：在LR4/ZR场景下，需要将4路不同波长的光信号合波到一根光纤中。
2.1.2 光接收链路（RX）
接收链路将微弱的光信号（通常为-10dBm至-20dBm）转换为电信号。其灵敏度直接决定了系统的功率预算。关键器件包括：
- 光电探测器（PIN/APD）：PIN管成本低、噪声小，适用于短距；APD具有内部增益，适用于长距或灵敏度要求高的场景。
- 跨阻放大器（TIA）：将PD输出的微弱电流信号转换为电压信号。TIA的带宽和噪声是决定接收灵敏度的核心参数。在224G PAM4下，TIA需要支持超过70GHz的带宽。
- 光解复用器（DEMUX）：将合波信号分波。
2.1.3 电芯片域（DSP/Driver/TIA）
这是与SerDes设计最直接相关的部分。在1.6T模块中，电芯片通常包含：
- DSP芯片：负责PAM4编解码、均衡（CTLE/DFE/FFE）、FEC编解码、色散补偿等。224G DSP的功耗通常在12-18W之间，是模块功耗的主要来源。
- Driver芯片：将DSP输出的电压信号放大到足以驱动MZM的摆幅（通常需要3-5Vpp）。
- TIA芯片：与PD集成或分立，完成电流到电压的转换。
2.2 工作原理：从电信号到光信号的完整链路
理解光模块的工作原理，关键在于把握信号形态的转换与损伤的引入。以1.6T（4×400G）模块为例，其工作流程如下：
- 电信号输入：主机板卡通过224G SerDes发送PAM4电信号（差分对，摆幅约0.8Vppd）至模块的金手指。
- DSP处理：DSP对信号进行重定时（Retiming）、均衡（预加重/去加重）、FEC编码（如KP4或更高级别）。此时信号速率从原始的224Gbps（可能含FEC开销）转换为线路速率。
- 驱动放大：Driver将DSP输出的信号（约0.4Vpp）放大至MZM所需的驱动电压（2-4Vpp）。
- 电光转换：MZM在驱动电压作用下，将CW激光器的光载波进行强度调制，输出PAM4光信号。
- 光纤传输：光信号经过光纤和连接器，引入损耗、色散和噪声。
- 光电转换：接收端PD将光信号转换为电流，TIA将其放大为电压信号（约50-100mVpp）。
- DSP恢复：接收端DSP对信号进行均衡、时钟恢复、FEC解码，最终恢复出干净的224G电信号。
2.3 关键性能指标：定义电芯片设计边界
光模块的指标不是孤立的，每一项都直接或间接地转化为对电芯片（尤其是SerDes）的具体要求。下表总结了核心指标及其对电芯片的约束关系：
| 指标类别 | 具体指标 | 典型值（1.6T模块） | 对电芯片的约束 |
|---|---|---|---|
| 速率 | 线路速率 | 4×224Gbps (PAM4) | SerDes必须支持224Gbps，且需考虑FEC开销（如KP4开销为6.7%） |
| 波特率 | 112GBaud | DSP的ADC/DAC采样率需≥112GS/s，模拟带宽需≥70GHz | |
| 功耗 | 模块总功耗 | ≤30W (QSFP-DD) | DSP功耗预算通常≤15W，SerDes每通道功耗需≤2.5W |
| 能效比 | ≤10pJ/bit | 驱动SerDes的电源域设计需高效（如0.8V/1.2V供电） | |
| 灵敏度 | OMA灵敏度 | -8dBm (BER=2.4e-4) | 接收端DSP的均衡能力需补偿信道损伤，TIA的噪声系数需≤2dB |
| 过载功率 | +4dBm | DSP的AGC动态范围需覆盖-8dBm至+4dBm | |
| 链路预算 | 色散容限 | ≥40km (ZR) | DSP需集成色散补偿算法（CD/PMD补偿） |
2.3.1 速率指标：FEC开销与波特率的关系
224G SerDes的“224G”指的是线路速率，而非有效数据速率。以KP4 FEC（RS(544,514)）为例，其开销为(544-514)/514 ≈ 5.8%。若有效数据速率为212.5Gbps，则线路速率为212.5 × 1.058 ≈ 224.8Gbps。这意味着SerDes的时钟频率、PLL带宽、ADC采样率都必须按线路速率设计，而非有效速率。
2.3.2 功耗指标：从模块到芯片的预算分解
一个典型的1.6T QSFP-DD模块功耗预算如下：
- DSP芯片：14W（占47%）
- Driver/TIA：6W（占20%）
- 激光器/TEC：5W（占17%）
- MCU/电源转换损耗：5W（占16%）
对于电芯片设计者，这意味着SerDes的功耗必须控制在2W/通道以内（8通道×2W=16W，已超预算）。因此，224G SerDes普遍采用ADC-DSP架构，将均衡复杂度转移到数字域，以降低模拟前端功耗。
2.3.3 灵敏度指标：与DSP均衡的博弈
灵敏度（OMA）是接收端可检测的最小光功率。在224G PAM4下，由于波特率翻倍，信道损伤（特别是带宽限制）导致码间干扰（ISI）急剧增加。单纯依靠TIA的模拟均衡已无法满足灵敏度要求，必须依赖DSP的判决反馈均衡（DFE）和最大似然序列估计（MLSE）。例如，一个优秀的DSP可以将接收灵敏度提升2-3dB，这直接转化为光纤传输距离的增加。
2.4 与电芯片的关系：相互定义与协同设计
光模块与电芯片（SerDes）的关系是双向约束的。一方面，光模块的光学指标（如消光比、色散）决定了电芯片需要提供多少均衡能力；另一方面，电芯片的发射摆幅、抖动、回波损耗也直接影响光模块的调制质量。
2.4.1 发射端：SerDes的预加重与光模块的驱动
SerDes发射端通常包含3-tap FFE（前馈均衡），用于补偿PCB走线、连接器和模块内部封装的损耗。但在224G速率下，仅靠SerDes的FFE不足以驱动MZM。因此，光模块内部的Driver芯片会提供额外的非线性均衡，以补偿MZM的调制非线性。设计SerDes时，需要与Driver芯片的接口定义明确：通常采用AC耦合，且SerDes的输出摆幅需可编程（0.4-0.8Vppd），以适应不同Driver的输入要求。
2.4.2 接收端：DSP的均衡能力决定光模块的灵敏度
接收端SerDes的均衡器（CTLE+DFE）是决定光模块灵敏度的关键。在224G PAM4下，DFE的抽头数通常需要达到15-20个，才能有效消除长尾ISI。此外，DSP的时钟恢复（CDR）带宽需要足够宽（>10MHz），以跟踪光模块中TIA的相位噪声。
2.4.3 管理接口：CMIS与SerDes的寄存器映射
现代光模块遵循CMIS（Common Management Interface Specification）标准。SerDes芯片的寄存器需要通过I2C/SPI接口映射到CMIS的地址空间，以便主机系统读取模块的温度、电压、光功率等监控量。这要求SerDes芯片提供MDIO或I2C从接口，并支持中断告警功能。
2.5 实战场景：400G DR4模块的链路预算分析
为了将上述概念具体化，我们以一个典型的400G DR4（4×100G PAM4）模块为例，分析其链路预算，并说明如何将指标分解到电芯片。
背景与约束：该模块用于数据中心内部500m传输，采用CWDM4波长（1271/1291/1311/1331nm），目标BER为2.4e-4（KP4 FEC前）。模块功耗预算为12W，其中DSP功耗为6W。
关键输入数据：
- 发射光功率（OMA）：-2dBm
- 接收灵敏度（OMA，BTB）：-8dBm
- 光纤损耗：0.5dB/km × 0.5km = 0.25dB
- 连接器损耗：1.5dB（2个连接器）
- 色散代价：1.0dB（1310nm窗口，500m）
分析判断过程：
- 总链路损耗 = 0.25 + 1.5 + 1.0 = 2.75dB
- 接收端光功率 = -2dBm - 2.75dB = -4.75dBm
- 系统裕量 = 接收灵敏度 - 接收光功率 = -8 - (-4.75) = 3.25dB
- 该裕量需覆盖：DSP均衡不完美导致的性能损失（约1dB）、温度漂移（约0.5dB）、老化（约1dB），剩余0.75dB作为安全裕量。
对电芯片的启示：若DSP的均衡性能提升1dB（例如通过更优的DFE抽头配置），则系统裕量可增加至4.25dB，这意味着可以支持更长的传输距离或使用更低成本的TIA。因此，在SerDes设计阶段，均衡算法的性能直接转化为光模块的系统裕量，这是电芯片团队与光模块团队协同设计的关键价值点。
2.6 常见误区与设计复盘
在光模块与电芯片的协同设计中，以下误区值得特别注意：
- 误区一：只关注模块总功耗，忽略SerDes的功耗分布。实际上，SerDes的功耗在不同速率下分布差异很大。例如，224G SerDes的ADC功耗占比可达40%，而DSP数字逻辑功耗占30%。设计电源树时，需要分别考虑模拟域（0.9V）和数字域（0.7V）的供电。
- 误区二：认为FEC可以解决一切信号完整性问题。FEC确实能纠正误码，但FEC的纠错能力有限（KP4可纠正约1.5%的误码率）。如果SerDes的原始BER超过1e-3，即使经过FEC也无法达到系统要求。因此，SerDes的均衡设计必须保证原始BER优于1e-4。
- 误区三：忽略光模块的温漂特性。激光器的波长和功率随温度变化显著，这会影响色散和接收灵敏度。SerDes的均衡参数需要支持在线自适应，以应对温度变化引起的信道特性改变。
总结而言，光模块与电芯片的关系是“光为电用，电为光服务”。在224G架构演进中，电芯片的DSP能力已经成为决定光模块性能上限的核心因素。作为SerDes设计者，必须深入理解光模块的物理约束，才能设计出真正满足1.6T系统需求的电芯片。