3、版图设计基础：版图层次定义、几何图形表示、设计规则（DRC）基本概念

硅光芯片的版图（Layout）是物理设计从电路原理到制造掩模的最终载体。与纯电子芯片不同，硅光版图不仅要表达金属互连、掺杂区和有源区，还必须精确表达波导、耦合器、调制器、探测器等光子器件在二维平面上的几何形状与层次归属。版图设计的基础，决定了后续DRC检查能否通过、工艺容差是否可控、以及流片后器件性能是否与仿真一致。本章围绕版图层次定义、几何图形表示方法和DRC基本概念展开，为后续章节的规则文件解析与容差分析奠定基础。

3.1 版图层次定义：从工艺视角到设计视角

3.1.1 核心原理：层次是物理制造与设计意图的映射

硅光芯片的制造工艺通常基于SOI（Silicon-on-Insulator）晶圆，顶层硅厚度典型值为220nm，埋氧层（BOX）厚度为2μm或3μm。版图层次（Layer）并非随意命名，而是直接对应光刻掩模的某一层。例如，波导层（WG_220nm）对应一次光刻和刻蚀步骤，形成220nm高的硅波导芯层；部分刻蚀层（Etch_90nm）则用于形成脊形波导的浅刻蚀区域，使波导侧壁高度仅为90nm，用于模式转换或减小弯曲损耗。掺杂层（P/N/PP/NN）对应离子注入区域，用于形成PN结调制器或探测器。金属层（M1、Via1）和封装层（Pad_Open）则与标准CMOS工艺兼容，用于电极引出和光纤耦合区开窗。

层次定义的核心原则是“一掩模一层次”或“一工艺步骤一层次”。设计者必须清楚每个层次在物理上对应什么结构，以及该层次与相邻层次之间的相对位置关系。例如，在版图中，WG_220nm层与Etch_90nm层不能重叠，因为同一硅区域不可能同时被完全刻蚀和浅刻蚀；但WG_220nm层与掺杂层可以重叠，因为掺杂是在波导形成之后进行的离子注入。层次定义错误是硅光版图最常见的低级错误之一，往往导致DRC大量报错或流片后器件失效。

3.1.2 判断方法：如何正确规划层次

在开始版图绘制前，设计者应首先获取工艺设计套件（PDK）中的层次定义文件（Layer Map）。该文件通常以文本或XML格式提供，明确列出了每个层次的名称、GDS编号、数据类型（datatype）以及用途说明。判断层次使用是否正确，可遵循以下操作流程：

1. 核对PDK层次清单：确认使用的层次名称与PDK完全一致，注意大小写和下划线。
2. 理解层次间逻辑关系：例如，WG_220nm与Etch_90nm是互斥关系，而WG_220nm与掺杂层是包含关系。
3. 检查层次是否可制造：某些层次可能仅用于仿真或标记，不参与实际流片，如“Noise_Block”层。
4. 使用层次颜色方案：在版图编辑器中为不同层次设置不同颜色和填充图案，便于视觉区分。

3.1.3 案例拆解：MZI调制器层次规划

以马赫-曾德尔干涉仪（MZI）调制器为例，其版图层次规划如下：波导臂使用WG_220nm层绘制，长度为2mm；在调制区域，波导臂需要形成PN结，因此在该区域叠加P和N掺杂层，并在两侧分别添加P+和N+重掺杂层用于欧姆接触；金属M1层通过Via1连接到重掺杂区，形成电极。初始设计时，设计者误将P掺杂层覆盖了整个波导臂，导致DRC报错“P层与WG_220nm层重叠面积超出允许范围”。分析后发现，PDK规定P层与WG_220nm层的重叠面积不得超过波导面积的30%，否则会引入过大的光学损耗。修正方案是将P层仅限制在调制区（长度约500μm），并确保P层边缘距波导边缘至少0.3μm，以避免掺杂浓度梯度影响模式对称性。修正后，DRC通过，且仿真损耗从4.5dB降至1.2dB。

3.1.4 常见误区与总结

• 误区一：将不同工艺厂的层次混用。不同代工厂的层次定义差异很大，即使名称相同，GDS编号也可能不同。
• 误区二：忽略层次的数据类型（datatype）。同一GDS编号下可能有多个datatype，分别代表不同工艺条件。
• 误区三：在波导层上随意放置金属层。金属层靠近波导会引入额外吸收损耗，应保持至少2μm的间距。

总结：层次定义是版图设计的“语法”，只有正确使用层次，才能让DRC工具和工艺线正确理解设计意图。

3.2 几何图形表示：从坐标到多边形

3.2.1 核心原理：版图数据的基本单元

硅光版图在GDSII或OASIS文件中，所有图形最终都表示为多边形（Polygon）或路径（Path）。多边形由一系列顶点坐标定义，顶点按顺序连接形成闭合区域。路径则是由中心线轨迹和宽度定义的带状区域，特别适合表示波导。例如，一条宽度为500nm的弯曲波导，可以用路径表示，中心线为圆弧，宽度为500nm。版图编辑器会自动将路径转换为多边形进行DRC计算。

几何图形的精度取决于版图网格（Grid）设置。标准网格为1nm或0.5nm，但硅光器件对尺寸极其敏感，例如波导宽度变化10nm就会导致有效折射率明显改变。因此，建议将网格设置为1nm，并在绘制关键器件（如耦合器、光栅）时使用更精细的坐标计算。

3.2.2 判断方法：几何图形合法性检查

在绘制几何图形时，需要检查以下基本规则：

• 顶点顺序：多边形顶点必须按顺时针或逆时针一致排列，否则可能导致布尔运算错误。
• 自相交：多边形不能自相交，即边与边不能交叉。
• 最小尺寸：任何多边形的边长不得小于工艺允许的最小尺寸（通常为100nm）。
• 网格对齐：所有顶点坐标必须落在网格点上。

// 示例：GDSII中一个矩形波导段的坐标表示
// 波导宽度500nm，长度10μm，起点(0,0)
Layer: WG_220nm
Polygon:
  (0, 0) → (10000, 0) → (10000, 500) → (0, 500) → (0, 0)
// 注意：坐标单位为nm，且所有值均为整数

3.2.3 案例拆解：S型弯曲波导的几何构建

设计一个连接两条平行波导的S型弯曲，偏移距离为10μm，弯曲半径为20μm。初始设计使用路径绘制，中心线由两段圆弧和一段直线组成。但DRC检查发现，在圆弧与直线连接处存在“尖角”报错，原因是路径的宽度在连接处发生了突变。分析后得知，路径的宽度定义是沿中心线法线方向恒定的，但在圆弧与直线相切处，如果曲率不连续，会导致外侧边缘出现微小凸起。解决方案是使用“弯曲路径”工具，确保圆弧与直线采用相切连接，并设置最小弯曲半径为15μm（大于工艺最小值10μm）。修正后，DRC通过，且仿真显示弯曲损耗从0.8dB降至0.3dB。

3.2.4 常见误区与总结

• 误区一：使用矩形拼接来近似弯曲波导。这会导致波导侧壁不光滑，增加散射损耗。
• 误区二：忽略布尔运算后的图形碎片。例如，两个多边形相减后可能产生极小的残留多边形，应使用“去除碎片”功能清理。
• 误区三：坐标精度不足。使用浮点数坐标可能导致DRC误报，应确保所有坐标取整到网格。

总结：几何图形表示是版图设计的“词汇”，精确的几何构建是后续DRC和工艺容差分析的基础。

3.3 设计规则（DRC）基本概念

3.3.1 核心原理：DRC是设计与工艺的契约

设计规则检查（Design Rule Check）是验证版图是否符合工艺制造约束的自动化过程。DRC规则由代工厂根据工艺能力制定，包括最小线宽、最小间距、最小面积、层间套刻精度等。对于硅光芯片，DRC规则不仅包含电子规则，还包含光子规则，例如波导最小弯曲半径、波导与掺杂区的最小间距、光栅周期的一致性等。

DRC规则文件通常以标准格式（如Calibre SVRF、Synopsys TCL）编写。规则分为两类：单层规则（检查同一层次内的几何约束）和多层规则（检查不同层次之间的空间关系）。例如，单层规则检查WG_220nm层的最小宽度为400nm；多层规则检查WG_220nm层与M1层的最小间距为2μm。

3.3.2 判断方法：DRC检查流程与规则解读

DRC检查的标准流程如下：

1. 准备文件：将版图导出为GDSII或OASIS格式，并准备DRC规则文件。
2. 运行DRC：使用Calibre或类似工具运行检查，生成结果数据库。
3. 分析结果：在版图编辑器中加载DRC结果，逐条查看错误类型和坐标。
4. 修复错误：根据错误描述修改版图，重新运行DRC直至无错误。

解读DRC错误时，需关注错误类型（如“宽度违规”“间距违规”）、涉及层次、坐标位置和违规数值。例如，错误信息“WG_220nm width < 400nm at (12345, 67890)”表示该处波导宽度小于400nm。

3.3.3 案例拆解：光栅耦合器DRC违规修复

设计一个均匀光栅耦合器，周期为630nm，占空比为50%，光栅齿数为20。DRC检查发现“WG_220nm层最小间距违规”，原因是相邻光栅齿之间的间距为315nm，小于工艺允许的最小间距350nm。初始设计时，设计者为了追求高耦合效率，将周期压缩至600nm，导致间距不足。分析后，决定将周期调整为660nm，占空比保持50%，则间距为330nm，仍小于350nm。最终方案是采用非均匀光栅，在保持平均周期不变的情况下，将局部间距增大至360nm，同时通过优化齿宽补偿相位。修复后，DRC通过，仿真耦合效率从-3.2dB提升至-2.8dB。

3.3.4 常见误区与总结

• 误区一：忽略DRC规则中的“密度”检查。硅光芯片的波导密度通常较低，但金属层密度可能不足，导致化学机械抛光（CMP）不均匀。
• 误区二：将DRC作为唯一验证手段。DRC只检查几何规则，不检查电学或光学连接关系，需要配合LVS（版图与原理图一致性检查）和光学仿真。
• 误区三：不区分“硬规则”和“软规则”。硬规则违反会导致流片失败，软规则违反可能仅影响性能，但应尽量满足。

总结：DRC是版图设计质量的“守门员”，理解规则背后的工艺原理，才能高效修复错误并优化设计。