3、硅光工艺平台：主流代工厂（如GlobalFoundries、Tower、IMEC）的工艺特点与对比
硅光芯片的产业化落地，高度依赖于可制造、可重复、可规模化的工艺平台。与数字CMOS逻辑工艺的高度标准化不同，硅光工艺呈现出显著的“定制化”与“平台化”并存的特征。不同代工厂基于自身的历史积累（如RF-SOI、SiGe BiCMOS、MEMS）和战略定位，推出了差异化的硅光工艺PDK。对于芯片设计者而言，理解这些平台的底层工艺差异、波导结构、有源器件性能以及流片成本约束，是决定项目成败的关键第一步。本章将深入剖析GlobalFoundries（GF）、Tower Semiconductor（原TowerJazz）以及IMEC（作为多项目晶圆MPW代工与研发中试平台）三大主流平台的工艺特点，并给出系统的对比与选型方法论。
3.1 三大平台的核心工艺原理与架构特征
3.1.1 GlobalFoundries：45nm SOI 单片集成平台
GF 的硅光平台（如 45CLO）建立在成熟的 300mm SOI CMOS 产线之上，其核心优势在于“单片电子-光子集成”。该平台将光波导层嵌入在 SOI 的顶层硅中（典型厚度 220nm），同时利用同一晶圆上的 45nm 高性能 CMOS 晶体管来构建驱动电路、TIA（跨阻放大器）和数字控制逻辑。这种架构使得光器件与电芯片之间无需引线键合，极大降低了寄生电容和封装复杂度。
核心原理：GF 平台采用“全刻蚀”与“部分刻蚀”相结合的脊形波导结构。全刻蚀波导用于高折射率差（Δn≈2.0）的紧凑弯曲，部分刻蚀（通常刻蚀深度 70-100nm）用于降低侧壁散射损耗。其调制器基于耗尽型 PN 结，利用载流子等离子体色散效应实现高速相位调制，配合马赫-曾德尔干涉仪（MZI）结构，单臂 Vπ·L 典型值为 1.5-2.5 V·cm。
GF 平台的关键工艺模块包括：
- 波导层：220nm 顶层硅，BOX（埋氧层）厚度 2μm 或 3μm，支持 1310nm 和 1550nm 波段。
- 掺杂方案：提供多种注入条件（P/N 型、浓度梯度），用于调制器、欧姆接触和低损耗波导掺杂。
- 锗探测器：外延生长 Ge 在 SOI 有源区，响应度典型值 0.8 A/W @1550nm，带宽 >50GHz。
- 后端金属：铜互连 + 铝焊盘，支持倒装焊和晶圆级封装。
3.1.2 Tower Semiconductor：厚SOI高功率平台
Tower 的 PH18（180nm）和 PH25（250nm）平台基于 200mm 厚 SOI 衬底，顶层硅厚度通常为 1.5μm 至 3μm。与 GF 的薄膜 SOI 不同，厚 SOI 波导的模场面积更大，与标准单模光纤的模场直径（MFD≈10.4μm）匹配更好，因此光纤耦合损耗可以做到每端 0.5 dB 以下（配合悬臂梁或倒锥耦合器）。
厚 SOI 平台的核心优势在于：
- 更高的光功率承受能力：厚波导的横截面积大，单位面积光功率密度低，非线性效应（如双光子吸收、自由载流子吸收）阈值更高，适合高功率连续光或脉冲光应用。
- 更低的波导损耗：侧壁占比相对较小，散射损耗可低至 0.3 dB/cm（对于 2μm 厚波导）。
- 成熟的 MEMS 工艺兼容：Tower 拥有深厚的 MEMS 代工经验，可集成微镜、悬臂梁、热光开关等可动或热调谐结构。
经验提示：Tower 平台的调制器通常采用“横向 PN 结”或“SISCAP（Si-insulator-Si capacitor）”结构，其 Vπ·L 略高于 GF 平台（约 2.5-3.5 V·cm），但光学带宽更宽，且对工艺偏差的容忍度更高。对于相干通信中的 IQ 调制器，Tower 平台往往能提供更好的消光比一致性。
3.1.3 IMEC：研发中试与多项目晶圆（MPW）平台
IMEC 的硅光平台（iSiPP）并非传统意义上的量产代工厂，而是面向全球学术界和产业界的“开放创新”中试平台。其 300mm 产线提供多种流片选项，包括无源器件、有源器件（Ge探测器、载流子调制器）、以及异质集成 III-V 材料（InP 激光器、SOA）。IMEC 的 PDK 更新速度极快，通常领先量产代工厂 2-3 年，是验证新器件结构和系统架构的理想选择。
IMEC 平台的显著特点：
- 高度灵活的工艺模块：用户可以选择仅无源、无源+有源、或完整的三层集成（无源+有源+III-V）。
- 先进的异质集成：通过晶圆键合技术将 InP 外延层转移到 SOI 波导层上，实现片上激光器，线宽可低至 100 kHz 以下。
- 丰富的 PDK 元件库：包含各种 AWG（阵列波导光栅）、MMI（多模干涉仪）、光栅耦合器、边缘耦合器，且提供基于实测数据的紧凑模型。
风险提示：IMEC 的 MPW 流片通常按“shuttle”批次进行，周期较长（约 3-4 个月），且单颗芯片的成本较高（取决于面积和工艺层数）。对于需要快速量产的项目，不建议直接依赖 IMEC 平台，而应将其作为设计验证和风险降低的中间步骤。
3.2 工艺平台关键参数对比与选型判断方法
在实际项目选型中，不能仅凭“名气”或“熟悉度”做决定。下表列出了三大平台在关键设计参数上的量化对比，这些数据直接决定了芯片的性能边界和成本。
| 对比维度 | GlobalFoundries (45CLO) | Tower (PH18) | IMEC (iSiPP) |
|---|---|---|---|
| 晶圆尺寸 / 光刻节点 | 300mm / 45nm | 200mm / 180nm | 300mm / 130nm-65nm |
| 顶层硅厚度 | 220nm | 1.5-3μm | 220nm (可定制) |
| 波导传输损耗 (1550nm) | 0.5 - 1.0 dB/cm | 0.3 - 0.8 dB/cm | 0.5 - 2.0 dB/cm |
| 光纤耦合方式 | 光栅耦合器 (2-3 dB) | 边缘耦合器 (0.5-1 dB) | 两者均有 |
| 调制器类型 | 耗尽型 PN 结 | 横向 PN / SISCAP | 耗尽型 / 载流子注入 |
| Vπ·L (典型) | 1.5 - 2.0 V·cm | 2.5 - 3.5 V·cm | 1.0 - 2.0 V·cm |
| Ge 探测器带宽 | >50 GHz | >30 GHz | >40 GHz |
| 片上激光器 | 不支持 (需外部光源) | 不支持 (需外部光源) | 支持 (III-V 异质集成) |
| 电子器件集成度 | 高 (45nm CMOS) | 中 (180nm CMOS) | 低-中 (无源为主) |
| 典型流片成本 (MPW) | 高 (约 $10k/mm²) | 中 (约 $5k/mm²) | 中高 (约 $8k/mm²) |
| 工艺成熟度 / 量产性 | 高 (车规/数据中心) | 高 (工业/传感) | 中 (研发/中试) |
3.2.1 选型判断流程
建议按照以下步骤进行平台选型，避免“先选平台再想方案”的倒置逻辑：
- 明确系统需求：列出速率（10G/25G/100G/400G）、传输距离（SR/DR/FR/LR）、功耗预算、封装形式（CPO/可插拔）、工作温度范围。
- 评估光链路预算：计算总损耗（耦合+波导+器件插损），确定所需的光功率和探测器灵敏度。若链路预算紧张，优先考虑 Tower 的低损耗厚 SOI 或 IMEC 的低损耗无源层。
- 判断电子集成需求：如果需要将 TIA、Driver、CDR 甚至 DSP 集成在同一芯片上，GF 的 45nm 单片集成是唯一选择。若电子芯片可以分离（如 2.5D 封装），则 Tower 或 IMEC 更具性价比。
- 考虑供应链安全：评估代工厂的产能、交期、出口管制风险。对于量产产品，GF 和 Tower 的成熟产线更可靠。
3.3 实战案例：400G DR4 光模块的硅光平台选型
下面通过一个完整的案例来演示如何将上述对比应用于实际项目决策。
项目背景：某云服务商需要开发一款 400G-DR4 硅光模块，使用 4 路 100G PAM4 通道，传输距离 500m，目标功耗低于 10W，并要求在 2025 年 Q4 实现量产。
初始目标与约束：
- 光引擎尺寸：≤ 8mm × 10mm
- 耦合方式：由于采用 CPO（共封装光学）方案，需要支持与光纤阵列的精确对准，耦合损耗预算 ≤ 2.5dB/端。
- 调制器驱动电压：受限于 DSP 输出摆幅，要求 Vπ·L ≤ 2.0 V·cm。
- 量产成本目标：BOM 成本低于 $150。
分析判断过程：
首先，500m 的 DR4 标准对链路损耗要求较高（通道插损预算约 6dB）。若采用 GF 平台，光栅耦合器损耗约 2.5dB/端，加上波导损耗和 MMI 分束损耗，链路预算非常紧张。而 Tower 的边缘耦合器损耗仅 0.8dB/端，且厚波导的弯曲半径更大（需要更大芯片面积），但整体链路预算更宽裕。
其次，关于调制器，GF 的 45nm 平台 Vπ·L 为 1.8 V·cm，满足要求，且其集成的 45nm CMOS 驱动电路可以显著降低功耗。Tower 的 PH18 平台 Vπ·L 为 3.0 V·cm，需要更高的驱动电压，可能超出 DSP 输出能力，需要额外的射频放大器，增加功耗和成本。
实际操作步骤与决策：
- 初步排除 IMEC，因为其量产性不足，且成本较高。
- 对比 GF 与 Tower：GF 在电学集成度和调制器性能上占优，但耦合损耗大；Tower 在光学损耗上占优，但电学性能弱。
- 进行详细的链路预算仿真：使用 GF PDK 模型，在 1310nm 波长下，4 通道 MMI 分束器损耗 0.5dB，波导总长 3cm 损耗 1.5dB，光栅耦合器 2×2.5dB，总损耗约 7dB，超出预算。改用 Tower 平台，边缘耦合器 2×0.8dB，波导损耗 0.5dB/cm × 3cm = 1.5dB，总损耗约 3.6dB，满足预算。
- 针对 Tower 的调制器驱动问题，设计团队决定采用“分段调制”方案，将 MZI 分为 4 段，每段 1mm，通过 4 路低摆幅驱动信号（1.2Vpp）实现等效 Vπ·L 降低。
结果对比与复盘：最终选择 Tower PH18 平台。流片结果显示，芯片的 TDECQ（发射色散眼图闭合代价）为 1.2dB，优于 IEEE 标准的 2.5dB 要求。光模块整体功耗 8.5W，满足 10W 预算。复盘经验：“低损耗的耦合方案往往比高集成度的电学方案更具系统级价值”，尤其是在 CPO 场景下，光纤耦合损耗是最大的瓶颈。
案例启示：选型不是选“最好的工艺”，而是选“最匹配系统约束的工艺”。在本案例中，Tower 的厚 SOI 虽然牺牲了电学集成度，但其低损耗特性直接解决了最核心的链路预算问题。设计者应学会用链路预算表来驱动工艺选型，而不是凭经验拍板。
3.4 常见误区与总结复盘
在硅光工艺平台的使用中，工程师常犯以下错误，需要特别警惕：
- 误区一：盲目追求“最先进节点”。 45nm 的 GF 平台虽然集成度高，但光刻成本昂贵，且对于纯无源器件（如 AWG）并无性能优势。对于无源光分路器、合波器，成熟的 250nm 厚 SOI 平台性价比更高。
- 误区二：忽略 PDK 中的“设计规则”与“模型适用频率”。 硅光 PDK 中的 S 参数模型通常基于特定端口阻抗（如 50Ω）和特定频率范围（如 DC-50GHz）。超出范围使用模型会导致仿真失真。
- 误区三：将不同平台的“标准单元”直接移植。 例如，GF 的 MMI 设计是基于 220nm 硅厚度的，直接拿到 Tower 的 2μm 平台上使用，会导致分光比严重失衡。
- 误区四：低估了“边缘耦合”的封装难度。 虽然 Tower 的边缘耦合损耗低，但需要高精度的光纤阵列对准（亚微米级），封装成本远高于光栅耦合器的表面贴装。
风险提示：在 MPW 流片中，不同用户的图案可能相互影响（如衬底漏光、热串扰）。建议在芯片周围添加足够的 dummy 波导和隔离沟槽，并遵循代工厂的“填充规则”。否则，即使设计正确，也可能因工艺填充不均匀导致局部厚度偏差，进而影响波导有效折射率。
总结：硅光工艺平台的选择是一个多目标优化问题。GF 代表了“电学集成度优先”的路线，Tower 代表了“光学性能优先”的路线，而 IMEC 则是“前沿探索”的试验场。设计者必须深入理解自身产品的系统级需求，将链路预算、功耗、封装成本和供应链风险纳入统一的决策框架。建议在项目启动初期，就与代工厂的 PDK 支持团队进行深入的技术交流，获取最新的工艺偏差数据（如波导宽度变化对损耗的影响），并在流片前进行充分的工艺角仿真。