4、侧壁粗糙度与散射损耗：侧壁粗糙度的成因、对散射损耗的影响模型，以及如何通过工艺优化降低粗糙度
在硅光芯片的波导传输损耗中，侧壁粗糙度引起的散射损耗往往是限制性能的“隐形杀手”。与材料本征吸收损耗不同，散射损耗源于波导侧壁的几何不规则性，它随波长、模式分布和工艺条件变化显著。对于高折射率差（Δn≈2.0）的SOI（绝缘体上硅）平台而言，光场被强约束在220nm厚的硅芯层中，侧壁的纳米级起伏会直接扰动模式有效折射率，导致光能量向辐射模泄漏。本章将系统剖析侧壁粗糙度的物理成因、散射损耗的定量影响模型，并给出从光刻、刻蚀到后处理的完整工艺优化路径。
4.1 侧壁粗糙度的物理成因与表征方法
侧壁粗糙度（Sidewall Roughness, SWR）本质上是波导侧壁表面偏离理想平面的随机几何起伏。在SOI硅光工艺中，这种起伏的幅度（均方根粗糙度σ）通常在1~5nm范围，相关长度（Lc）在20~80nm之间。理解其成因需要从光刻和刻蚀两个核心环节入手。
光刻环节的贡献：光刻胶在曝光和显影后，其边缘并非理想直线，而是存在纳米级的锯齿状起伏，即光刻胶边缘粗糙度（LER）。193nm深紫外光刻中，光酸扩散的随机性、驻波效应以及显影液的各向异性溶解都会加剧LER。当光刻胶图形转移至硬掩模（如SiO₂或Si₃N₄）时，这种粗糙度会原样复制甚至放大。
刻蚀环节的贡献：等离子体刻蚀过程中，离子轰击的角度随机性、刻蚀副产物的再沉积、以及聚合物钝化层的不均匀覆盖，都会在侧壁形成微掩蔽效应，导致侧壁呈现“波纹状”或“须状”形貌。特别是对于深宽比较大的波导刻蚀，离子散射效应会显著增加侧壁粗糙度。
表征侧壁粗糙度最常用的手段是原子力显微镜（AFM）和扫描电子显微镜（SEM）。AFM可提供三维形貌数据，直接提取σ和Lc参数；而截面SEM则能快速评估侧壁的垂直度和整体形貌。对于更精确的功率谱密度（PSD）分析，则需要结合透射电子显微镜（TEM）或临界尺寸扫描电子显微镜（CD-SEM）获取高分辨率图像，再通过傅里叶变换提取空间频率信息。
4.2 散射损耗的影响模型：从Payne-Lacey到数值仿真
侧壁粗糙度对波导散射损耗的影响，最经典的解析模型是Payne-Lacey模型。该模型基于微扰理论，将侧壁粗糙度视为对理想波导介电常数的微小扰动，推导出散射损耗系数α的表达式：
α = (σ² / (k₀·n_core·W)) · g(V, Lc, n₁, n₂)其中，σ为均方根粗糙度，k₀为真空波数，n_core为芯层折射率，W为波导宽度，g为与归一化频率V、相关长度Lc以及芯层/包层折射率差相关的函数。该模型揭示了几个关键规律：
- σ的平方依赖关系：散射损耗与粗糙度均方根值的平方成正比。σ从2nm降至1nm，损耗可降低4倍，这是工艺优化的核心杠杆。
- 相关长度Lc的共振效应：当Lc与波导中模式传播常数差（Δβ）匹配时，散射损耗达到峰值。对于典型SOI波导（W=500nm），Lc在30~50nm时损耗最大。
- 折射率差的影响：高折射率差平台（如SOI）对粗糙度更敏感，因为光场在侧壁处的电场强度更高。
在实际工程中，Payne-Lacey模型常用于快速估算，但对于复杂波导结构（如弯曲波导、亚波长光栅波导），需要借助数值仿真工具。时域有限差分法（FDTD）和本征模展开法（EEM）能够精确模拟粗糙侧壁的散射场分布。仿真流程通常为：首先通过AFM测量获得侧壁形貌数据，提取PSD函数；然后在仿真软件中构建带粗糙度的波导模型；最后计算传输损耗和背向反射。
| 模型/方法 | 适用场景 | 精度 | 计算成本 | 关键输入 |
|---|---|---|---|---|
| Payne-Lacey 解析模型 | 直波导快速估算 | 中等（±30%） | 极低 | σ, Lc, 波导尺寸 |
| 体积电流法 (VCM) | 弯曲波导、模式转换 | 较高（±15%） | 低 | PSD函数, 模式场分布 |
| FDTD 数值仿真 | 复杂结构、亚波长器件 | 高（±5%） | 高 | 三维形貌数据 |
| EEM 本征模展开 | 长距离传输、多模干涉 | 高（±8%） | 中 | 侧壁PSD, 模式折射率 |
4.3 工艺优化实战：从光刻到后处理的全流程控制
降低侧壁粗糙度需要系统性的工艺优化，单一环节的改进往往效果有限。以下是一套经过验证的优化流程，适用于标准SOI硅光产线。
第一步：光刻胶优化。选用低LER的光刻胶（如信越化学的FEP系列），优化软烘温度（建议110~120°C，时间90秒）和曝光后烘烤（PEB）条件。PEB温度每升高5°C，LER可降低约15%，但需注意临界尺寸（CD）的偏移。显影工艺推荐使用2.38% TMAH溶液，显影时间控制在60秒以内，并增加去离子水冲洗步骤。
第二步：硬掩模优化。采用SiO₂硬掩模替代光刻胶直接刻蚀，可减少光刻胶粗糙度的转移。SiO₂沉积温度建议控制在300°C以下，避免高温导致的光刻胶流动。硬掩模厚度通常为200~300nm，刻蚀选择比（Si:SiO₂）需大于30:1。
第三步：刻蚀工艺优化。这是降低侧壁粗糙度的核心环节。推荐采用HBr/O₂混合气体等离子体刻蚀，通过循环钝化-刻蚀工艺（Bosch工艺的改进版）实现侧壁平滑。关键参数包括：
刻蚀气体: HBr (50 sccm) + O₂ (5 sccm) + He (20 sccm)
腔体压力: 10 mTorr
ICP功率: 600 W
偏压功率: 80 W (低频, 2 MHz)
温度: 20°C (电极)
刻蚀/钝化循环: 5s 刻蚀 / 3s 钝化 (C₄F₈ 30 sccm)该工艺的核心机理是：O₂与HBr反应生成的SiOₓBrᵧ钝化层优先沉积在侧壁凸起处，而刻蚀步骤优先去除凸起区域，从而实现侧壁的逐层平滑。实验表明，该工艺可将σ从3.5nm降至1.8nm。
第四步：后处理平滑。刻蚀完成后，可采用热氧化平滑技术。在1000°C干氧氧化30分钟，生长约20nm牺牲氧化层，然后用稀HF去除。由于氧化速率在凸起处更快，该过程能有效降低侧壁粗糙度。此外，在H₂氛围中900°C退火30分钟，利用硅表面原子迁移也能实现纳米级平滑。
4.4 常见误区与工程复盘
在侧壁粗糙度控制的实际工程中，设计工程师和工艺工程师常陷入以下误区：
- 误区一：只关注σ而忽视Lc。Payne-Lacey模型表明，损耗不仅取决于σ，还与Lc密切相关。当Lc恰好落在模式耦合的共振区间时，即使σ很小也会产生显著损耗。因此，优化目标应是σ和Lc的联合控制。
- 误区二：过度依赖刻蚀参数调整。当侧壁粗糙度超标时，工程师往往首先调整刻蚀气体配比和功率，但忽略了光刻环节的LER贡献。实际上，光刻胶的LER会直接复制到硬掩模和硅侧壁，且这种“遗传效应”很难通过后续刻蚀完全消除。
- 误区三：牺牲氧化层厚度越大越好。虽然热氧化能平滑侧壁，但过厚的牺牲氧化层会导致波导宽度收窄（每生长1nm氧化层，硅消耗约0.44nm），影响模式尺寸和弯曲损耗。建议牺牲氧化层厚度控制在15~25nm。
- 误区四：忽略测量位置的代表性。侧壁粗糙度在波导的不同位置（直波导、弯曲波导、耦合器区域）差异显著。弯曲波导外侧壁因离子轰击角度更倾斜，粗糙度通常比直波导高30%~50%。测量时应覆盖关键器件区域。
总结而言，侧壁粗糙度控制是硅光低损耗设计的“基本功”。工程师需要建立“光刻→刻蚀→后处理”的全链条视角，通过σ和Lc的双参数控制，结合Payne-Lacey模型进行定量预测，并利用AFM/SEM进行闭环验证。在实际项目中，建议将侧壁粗糙度作为关键工艺监控项（KPI），每批次抽测并建立SPC控制图，确保工艺稳定性。只有将侧壁粗糙度控制在σ<2nm、Lc>50nm的水平，才能实现亚dB/cm级别的波导传输损耗，为高性能硅光芯片奠定基础。