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Verilog存储器设计：FIFO与RAM控制器入门到精通

共计 30 章节
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01
课程导入
学习目标 · 课程结构 · 存储器设计在数字系统中的地位与典型应…
课程导入学习目标
02
Verilog基础回顾
模块 · 端口 · 数据类型
Verilog基础回顾
03
存储器概述
RAM · ROM · FIFO
存储器概述RAM
04
RAM工作原理
单端口 · 双端口 · 简单双端口
RAM工作原理
05
Verilog实现单端口RAM
代码编写 · 参数化设计 · 读写冲突处理
VerilogRAM
06
Verilog实现双端口RAM
异步读写 · 同频同相 · 不同时钟域下的数据一致性与冲突避免
VerilogRAM
07
RAM控制器设计基础
状态机设计 · 读写调度 · 等待周期
RAM控制器设计基础
08
RAM控制器实战
SRAM控制器接口时序（如IS61L…
RAM控制器实战
09
RAM控制器实战
SDRAM控制器入门（初始化 · 刷新 · 读写命令
RAM控制器实战
10
RAM控制器实战
DDR/DDR2/DDR3控制器概念… · PHY接口 · 训练与校准流程概述
RAM控制器实战
11
FIFO基础
FIFO的结构 · 用途（跨时钟域 · 数据缓冲
FIFO的结构
12
同步FIFO设计
读指针 · 写指针 · 计数器
FIFO同步
13
异步FIFO设计
跨时钟域同步 · 格雷码转换 · 指针同步
FIFO异步
14
异步FIFO深度设计
FIFO深度计算 · 水线设计 · 几乎满/几乎空标志
FIFO异步
15
FIFO控制器设计
读写使能 · 流控 · 反压机制
FIFO控制器设计
16
FIFO实战案例
UART接收FIFO · 以太网MAC发送FIFO · 视频行缓冲FIFO的设计与验证
FIFO实战案例
17
存储器测试与验证
测试平台搭建 · 定向测试 · 随机测试
存储器测试验证
18
存储器低功耗设计
时钟门控 · 数据门控 · 功耗分析
存储器低功耗设计时钟门控
19
存储器可靠性设计
ECC纠错 · BIST内建自测试 · 冗余设计
存储器可靠性设计ECC
20
存储器性能优化
流水线化 · 多bank并行 · 突发优化
存储器性能优化流水线化
21
存储器设计中的时序约束
时钟域约束 · 输入输出延迟 · 伪路径
存储器设计时序约束
22
常见问题与调试
读写数据错误 · 满空标志异常 · 亚稳态
常见问题调试
23
存储器设计中的同步策略
多时钟域划分 · 异步FIFO深度选择 · 握手协议
存储器设计同步策略
24
基于FPGA的存储器IP核使用
Xilinx/Altera RAM与… · 接口时序 · 与自研设计的对比
FPGAIP
25
存储器设计中的高级主题
内容寻址存储器（CAM） · 寄存器堆 · 分布式RAM与块RAM的选择
存储器设计高级主题
26
综合与实现
RTL综合 · 资源占用优化 · 时序报告分析
综合实现
27
项目实战一
设计一个8KB异步FIFO · 支持可编程满空阈值 · 用于跨时钟域数据流
项目实战一KB
28
项目实战二
设计一个支持突发读写的SDRAM控制… · 集成到简单SoC中 · 实现图像数据存取
项目实战二SDRAM
29
项目实战三
设计一个多通道RAM控制器 · 支持优先级调度 · 用于多路传感器数据采集与存储
项目实战三RAM
30
课程总结与进阶路径
知识体系回顾 · 常见面试题解析 · 学习资源推荐
课程总结进阶路径