所属分类：芯片半导体与FPGA 当前为单品课程，可返回上一级继续浏览同方向资料。

← 返回上一级

← 返回所属目录咨询 / 购买

Verilog卷积硬件RTL与FPGA数字IC开发

共计 30 章节

点击此处阅读海量试读课程：100+行业、1000+细分领域

卷积神经网络基础 · 硬件加速需求 · FPGA与ASIC对比

课程导入卷积神经网络基础

Verilog HDL基础回顾

模块结构 · 数据类型 · 运算符

数字IC设计流程

RTL设计 · 功能仿真 · 逻辑综合

卷积算法原理

二维卷积数学定义 · 步长 · 填充

卷积算法原理二维卷积数学定义

卷积硬件架构概览

脉动阵列 · 乘累加单元 · 数据复用策略

卷积硬件架构概览脉动阵列

RTL设计方法学

模块划分 · 接口定义 · 流水线设计

RTL设计方法学

卷积核心模块设计

乘累加器MAC · 加法树 · 移位寄存器

卷积核心模块设计MAC

数据路径设计

输入特征图缓存 · 权重存储 · 输出缓冲

数据路径设计输入特征图缓存

控制逻辑设计

卷积循环控制 · 地址生成 · 状态机调度

控制逻辑设计卷积循环控制

流水线优化技术

流水线级划分 · 寄存器插入 · 吞吐率提升

流水线优化技术流水线级划分

时序约束与优化

时钟约束 · 输入输出延迟 · 时序报告分析

时序约束优化

FPGA资源利用与优化

LUT · FF · DSP

FPGA资源利用

卷积层RTL实现实战

设计一个3x3卷积核 · 单通道 · 简单步长的卷积模块

多通道卷积RTL实现

多输入输出通道 · 权重复用 · 输出累加

RTL多通道卷积

池化层与激活函数RTL实现

最大池化 · 平均池化 · ReLU

完整卷积层系统集成

将卷积 · 池化 · 激活集成到一个可配置的卷积层模块

完整卷积层系统集…将卷积

片上存储与数据复用策略

行缓冲 · 分块 · 滑动窗口

片上存储数据复用策略

卷积加速器架构设计

基于脉动阵列或乘累加阵列的加速器设计 · 包括PE阵列 · 数据广播

卷积加速器架构设…基于脉动阵列或乘…

RTL仿真与验证方法

testbench编写 · 仿真波形分析 · 断言验证

FPGA原型验证

开发板选型 · 外设接口 · AXI总线

FPGA原型验证

常见问题与调试技巧

仿真与综合不一致 · 时序违例 · 资源冲突

常见问题调试技巧

性能评估与优化

吞吐率 · 延迟 · 资源占用

性能评估优化

可参数化设计

使用generate · parameter · localparam实现可配置卷积核…

可参数化设计generate

低功耗设计技术

门控时钟 · 操作数隔离 · 数据编码

低功耗设计技术门控时钟

Winograd卷积 · FFT卷积 · 稀疏卷积

高级架构Winograd

与CPU/GPU对比

硬件加速器的优势与局限 · 异构计算 · 软硬件协同设计

基于FPGA的MNIST手写数字识别… · 从算法到RTL到上板验证的完整流程

项目实战FPGA

YOLO或ResNet中卷积层的硬件… · 包括多模块协同 · 复杂数据流管理

项目实战YOLO

综合与优化技巧

RTL代码风格对综合的影响 · 资源共享 · 流水线综合

综合优化技巧

课程总结与进阶方向

回顾核心知识点 · 常见面试题解析 · 数字IC岗位技能要求

课程总结进阶方向