所属分类：芯片半导体与FPGA 当前为单品课程，可返回上一级继续浏览同方向资料。
← 返回上一级
← 返回所属目录 咨询 / 购买

VHDL硬件描述语言从入门到精通

共计 30 章节
点击此处阅读海量试读课程：100+行业、1000+细分领域
01
课程导入
学习目标 · VHDL在数字系统设计中的地位 · 课程整体框架与学习方法
课程导入学习目标
02
数字逻辑基础
二进制 · 布尔代数 · 组合逻辑与时序逻辑的基本概念
数字逻辑基础二进制
03
VHDL开发环境搭建
常用EDA工具（如Vivado · Quartus · ModelSim）的安装
VHDL开发环境搭建
04
VHDL程序结构
实体（Entity） · 结构体（Architecture） · 配置（Configuration）
VHDL程序结构
05
数据类型与对象
标准逻辑类型（std_logic · std_logic_vector） · 整数
数据类型对象
06
运算符与表达式
算术 · 逻辑 · 关系
运算符表达式
07
并发语句
信号赋值 · 条件信号赋值（WHEN-ELSE） · 选择信号赋值（WITH-SELECT…
并发语句信号赋值
08
顺序语句
进程（PROCESS） · IF语句 · CASE语句
顺序语句PROCESS
09
组合逻辑设计
基本门电路 · 编码器 · 译码器
组合逻辑设计基本门电路
10
时序逻辑设计
触发器（D · JK · T）
时序逻辑设计触发器
11
有限状态机（FSM）
Moore型与Mealy型状态机的设… · 状态编码 · 状态转移图
FSM有限状态机
12
存储器设计
RAM · ROM · FIFO的VHDL建模
存储器设计RAM
13
参数化设计
GENERIC参数 · 函数（FUNCTION）与过程（PR… · 以及可重用模块的设计方法
参数化设计GENERIC
14
包集合与库管理
自定义包集合的创建 · 常用标准库（IEEE · STD）的使用
包集合库管理
15
仿真与测试平台
Testbench的编写 · 激励生成 · 断言（ASSERT）
仿真测试平台
16
综合与优化
可综合代码风格 · 资源占用优化 · 时序约束
综合优化
17
接口与通信协议
UART · SPI · I2C等常用串行接口的VHDL实现与…
接口通信协议
18
数字信号处理基础
FIR滤波器 · CORDIC算法 · 乘法器/累加器（MAC）的VHDL实…
数字信号处理基础FIR
19
FPGA开发实战
基于FPGA的LED控制 · 按键消抖 · 数码管显示
FPGA开发实战
20
VHDL与Verilog对比
两种语言的语法 · 设计风格 · 适用场景对比
VHDLVerilog
21
高级设计技巧
层次化设计 · 模块化设计 · IP核集成
高级设计技巧层次化设计
22
时序分析与约束
时钟域 · 建立/保持时间 · 时序约束文件（XDC/SDC）
时序分析约束
23
常见错误与调试
语法错误 · 仿真与综合不一致 · 竞争冒险
常见错误调试
24
代码规范与可维护性
命名规则 · 注释规范 · 代码结构
代码规范可维护性
25
低功耗设计
时钟门控 · 操作数隔离 · 功耗优化策略在VHDL中的实现
低功耗设计时钟门控
26
可测试性设计（DFT）
扫描链 · 内建自测试（BIST） · 边界扫描（JTAG）的基本概念与VH…
DFT可测试性设计
27
高速接口设计
DDR · SerDes · LVDS等高速接口的VHDL设计要点…
高速接口设计DDR
28
基于VHDL的软核处理器
简单CPU（如RISC-V）的指令集 · 数据通路 · 控制单元设计与实现
VHDL基于
29
项目实战
从需求分析 · 架构设计 · 编码
项目实战从需求分析
30
课程总结与进阶路径
知识体系回顾 · 常见面试题解析 · 后续学习方向（如SystemVeri…
课程总结进阶路径