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Synopsys DC数字IC逻辑综合实战

共计 30 章节
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01
课程导入
学习目标 · DC在数字IC设计流程中的位置 · 课程整体框架与实战环境搭建
课程导入学习目标
02
逻辑综合基础
逻辑综合的定义 · 综合流程（RTL到门级网表） · 综合的输入输出文件类型
逻辑综合基础逻辑综合的定义
03
DC工具入门
DC的启动方式 · 常用命令行界面 · 设计对象（design
DC工具入门
04
设计约束基础
约束文件（SDC）的作用 · 时钟定义（create_clock） · 时钟不确定性（set_clock_u…
设计约束基础SDC
05
输入输出延迟约束
set_input_delay和se… · 基于外部时序环境的约束策略
输入输出延迟约束set
06
组合逻辑约束
set_max_delay · set_min_delay · set_false_path
组合逻辑约束set
07
时序路径分析
建立时间与保持时间概念 · DC中的时序报告解读（setup/h… · 关键路径识别
时序路径分析建立时间
08
环境约束
set_driving_cell · set_load · set_fanout_load
环境约束set
09
设计规则约束
set_max_transition · set_max_fanout · set_max_capacitanc…
设计规则约束set
10
综合策略与优化
DC的compile命令（compi… · compile_ultra） · 综合策略（top-down vs b…
综合策略优化
11
时序优化方法
插入缓冲器 · 逻辑重组 · 路径分组
时序优化方法插入缓冲器
12
面积优化方法
资源共享 · 操作符合并 · 面积约束（set_max_area）…
面积优化方法资源共享
13
功耗优化方法
低功耗综合技术（clock gati… · operand isolation） · 功耗约束（set_switching…
功耗优化方法clock
14
DFT（可测试性设计）综合
扫描链插入 · 测试时钟约束 · DFT编译流程（compile -s…
DFT可测试性设计
15
多时钟域设计约束
异步时钟域处理 · set_clock_groups · set_false_path在跨时钟…
多时钟域设计约束异步时钟域处理
16
生成时钟与分频时钟
create_generated_c… · 分频/倍频时钟约束 · 时钟沿对齐
生成时钟分频时钟
17
综合中的时序例外
多周期路径 · 伪路径 · 最小/最大延迟约束的实战案例
综合时序例外
18
综合库与工艺库
目标库 · 链接库 · 符号库的配置
综合库工艺库
19
综合脚本编写
Tcl脚本基础 · DC常用命令的脚本化 · 变量与流程控制
综合脚本编写Tcl
20
综合报告分析
时序报告（report_timing… · 面积报告（report_area） · 功耗报告（report_power）
综合报告分析report
21
综合后网表验证
形式验证（Formality）简介 · 网表与RTL功能一致性检查 · 常见问题
综合后网表验证Formality
22
综合与布局布线衔接
输出文件（网表 · SDC · SDF）的生成
综合布局布线衔接
23
层次化综合
模块划分 · 顶层与子模块约束 · 黑盒处理
层次化综合模块划分
24
综合优化进阶
retiming · register duplicati… · 逻辑复制
综合优化进阶retiming
25
常见综合问题与解决
时序违例 · 面积超标 · DRC违例
常见综合问题解决
26
实战项目一
RTL到门级网表的完整综合流程（包括… · 编译 · 报告分析
实战项目一RTL
27
实战项目二
多时钟域复杂设计的综合与优化（含异步… · 时钟门控 · 低功耗策略）
实战项目二多时钟域复杂设计…
28
实战项目三
可测试性设计（DFT）综合实战（扫描… · 测试模式约束 · 覆盖率分析）
实战项目三DFT
29
综合脚本自动化
构建可复用的综合脚本框架 · 参数化设计 · 批量综合与报告生成
综合脚本自动化构建可复用的综合…
30
课程总结与进阶路径
综合常见误区 · DC与新一代综合工具（如Genus）… · 学习资源与职业发展建议
课程总结进阶路径