4. 处理器架构基础：CPU、GPU、DSP、NPU等处理器的基本架构与在SoC中的角色
现代SoC（System on Chip，片上系统）早已不是单一CPU的简单集成，而是由多种异构处理器协同工作的计算集群。CPU、GPU、DSP、NPU各自拥有不同的指令集架构、数据通路和存储层次，分别面向通用计算、并行图形渲染、数字信号处理和神经网络推理等不同负载。理解这些处理器的基本架构差异及其在SoC中的角色定位，是进行SoC架构设计、性能评估和软硬件划分的前提。本章将从指令流与数据流的视角，剖析四类核心处理器的微架构特征，并阐明它们在典型SoC中的协同关系。
4.1 CPU：通用计算的控制中枢
核心原理：CPU（Central Processing Unit）是SoC中唯一需要运行完整操作系统的处理器。其微架构设计围绕低延迟和指令级并行（ILP）展开，典型特征包括：多级流水线、乱序执行（Out-of-Order Execution）、寄存器重命名、分支预测和深度缓存层次。以ARM Cortex-A系列为例，现代应用处理器采用DSU（DynamIQ Shared Unit）将大核（如Cortex-A78）与小核（如Cortex-A55）组合成大小核架构，通过调度器将不同负载分配到合适的核心上。
判断方法：评估CPU子系统的关键指标包括：
- IPC（每周期指令数）：反映微架构效率，受分支预测准确率和缓存命中率影响。
- 缓存延迟与带宽：L1延迟通常为2-4周期，L2为10-20周期，L3为30-50周期；带宽决定多核聚合吞吐。
- 一致性开销：多核共享数据时的缓存一致性协议（如MESI）会产生额外流量。
常见误区：初学者常认为CPU核心数越多性能越强。实际上，在SoC功耗预算固定的前提下，盲目增加大核数量会导致热密度上升，触发降频反而降低整体性能。正确的做法是采用大小核异构设计，将后台任务调度到小核上，大核仅在需要时短时爆发。
4.2 GPU：并行渲染与通用计算引擎
核心原理：GPU（Graphics Processing Unit）采用SIMT（Single Instruction Multiple Threads）架构，通过大量轻量级线程隐藏访存延迟。其硬件资源划分为多个着色器簇（Shader Core），每个簇包含数十个ALU、纹理单元和缓存。与CPU的深度流水线不同，GPU将更多晶体管投入到并行计算单元中，牺牲单线程性能换取吞吐量。现代GPU还支持通用计算（GPGPU），通过OpenCL或Vulkan Compute API执行非图形任务。
架构特征对比：
| 维度 | CPU | GPU |
|---|---|---|
| 设计目标 | 低延迟单线程 | 高吞吐并行 |
| 控制单元 | 复杂分支预测 | 简单调度器 |
| 缓存策略 | 大容量多级缓存 | 较小缓存+高带宽 |
| 典型频率 | 2-3.5 GHz | 0.5-1.8 GHz |
| 能效比 | 通用性强 | 特定负载高效 |
案例拆解：以高通Adreno 750为例，其包含6个着色器簇，每个簇有128个ALU，总计768个ALU。在1080p游戏场景中，GPU需要每帧处理约200万个三角形，每个三角形经过顶点着色、光栅化和片段着色三个阶段。通过并行处理，GPU能在16.6ms内完成整帧渲染。若开启VRS（可变速率着色），可将非焦点区域着色率降低至1/4，节省30%的着色带宽。
4.3 DSP：面向信号流的专用处理器
核心原理：DSP（Digital Signal Processor）针对连续数据流处理优化，其指令集包含MAC（乘累加）、饱和运算和位反转寻址等专用指令。VLIW（超长指令字）架构允许DSP在一个时钟周期内发射多条并行操作，例如同时执行一次乘法、一次加法和两次数据加载。零开销循环硬件进一步减少了循环控制开销，使DSP在音频编解码、传感器融合和调制解调等场景中保持极低功耗。
操作流程：在SoC中集成DSP的典型流程如下：
- 负载分析：识别需要实时处理的信号链（如麦克风采集→降噪→回声消除→编码）。
- 算法移植：将C语言算法改写为DSP指令集，利用SIMD优化关键循环。
- 内存规划：将系数表放在片上SRAM，数据流通过DMA搬运，避免CPU干预。
- 功耗验证：测量不同采样率下的动态功耗，调整时钟门控策略。
实战场景：在TWS耳机SoC中，DSP负责处理双麦克风阵列的波束成形。以48kHz采样率、32-bit精度计算，每秒需处理1.536M个采样点，每个采样点约需200次MAC操作，总计算量约307 MOPS。一颗主频300MHz的DSP即可轻松完成，功耗仅需5mW，而用CPU完成相同任务需消耗30mW以上。
常见误区：部分设计者认为DSP已过时，可用CPU+NEON指令替代。实际上，DSP的硬件循环和专用寻址模式在长数据流处理中仍具有3-5倍的能效优势，且其确定性的执行时间更适合实时系统。
4.4 NPU：AI推理的专用加速器
核心原理：NPU（Neural Processing Unit）采用数据流架构，通过脉动阵列（Systolic Array）或近存计算（Near-Memory Computing）实现卷积运算的硬件化。其计算核心通常包含：MAC阵列（如16×16或32×32）、激活函数查找表、池化单元和片上缓冲区。NPU将神经网络模型量化为INT8或INT16后，利用大量并行MAC单元在单个时钟周期内完成矩阵乘法，相比CPU可提升10-100倍能效。
关键设计参数：
| 参数 | 典型值 | 影响 |
|---|---|---|
| MAC阵列规模 | 64-512 MACs | 决定峰值算力 |
| 片上SRAM | 1-8 MB | 减少DRAM访问 |
| 数据精度 | INT8/INT16 | 精度与功耗权衡 |
| 稀疏化支持 | 2:4/4:8 | 跳过零值计算 |
案例拆解：以MobileNetV2图像分类模型为例，其包含17个Bottleneck层，共约3.5M参数和300M MACs。在NPU上运行时，首先将权重预加载到片上SRAM，然后按层调度：输入特征图从DRAM经DMA搬运至输入缓冲区，MAC阵列逐行计算卷积，结果经激活和池化后写入输出缓冲区。整个推理过程仅需3.2ms，功耗45mW；而相同模型在CPU上需120ms，功耗350mW。
4.5 异构协同与系统集成
核心原理：SoC的价值在于异构处理器间的协同。系统通过一致性互连（如ARM CCI/CMN）连接各处理器域，支持硬件缓存一致性或软件消息传递。典型协同模式包括：CPU负责控制流，将计算密集任务卸载到GPU/DSP/NPU；DSP处理实时信号流，NPU处理AI推理，GPU处理图形和并行计算。
协同设计要点：
- 数据搬运最小化：尽量让数据在处理器本地缓存中流转，避免跨域拷贝。
- 功耗域划分：每个处理器独立供电，支持细粒度门控和DVFS。
- 中断与同步：使用Mailbox或硬件信号量实现跨处理器通信。
- 内存模型：明确各处理器的内存属性和一致性要求。
实战场景：在旗舰手机SoC中，拍照流程展示了完整的异构协同：CPU运行相机应用和3A算法（自动对焦/曝光/白平衡），ISP（图像信号处理器）处理RAW数据，NPU执行场景识别和夜景降噪，GPU负责实时预览的图形渲染，DSP处理陀螺仪和加速度计的传感器融合。整个流程从按下快门到出图仅需800ms，各处理器通过流水线并行工作。
总结复盘：四类处理器各司其职：CPU追求低延迟控制，GPU追求高吞吐并行，DSP追求信号流实时处理，NPU追求AI推理能效。在实际SoC设计中，没有的“最优处理器”，只有针对目标负载的“最合适组合”。架构师需要根据应用场景的功耗、性能和成本约束，合理选择处理器类型、数量和互连方式，并通过软硬件协同设计释放异构计算的潜力。