所属分类：芯片半导体与FPGA 当前为单品课程，可返回上一级继续浏览同方向资料。
← 返回上一级
← 返回所属目录 咨询 / 购买

FPGA DDR/SDRAM内存控制器

共计 30 章节
点击此处阅读海量试读课程：100+行业、1000+细分领域
01
课程导入
学习目标 · 课程结构 · DDR/SDRAM在FPGA设计中的…
课程导入学习目标
02
存储器基础
SDRAM与DDR SDRAM的工作… · 存储单元结构 · bank/row/column寻址
存储器基础SDRAM
03
DDR技术演进
DDR1/2/3/4/5的关键特性对… · 数据速率 · 电压
DDR技术演进
04
FPGA内存控制器架构
控制器整体框图 · 用户接口 · 物理层(PHY)
FPGA内存控制器架构
05
DDR/SDRAM引脚与信号
时钟 · 命令/地址 · 数据
DDR/SDRAM引脚
06
初始化流程
上电时序 · 复位 · 时钟稳定
初始化流程上电时序
07
命令集与状态机
激活 · 读 · 写
命令集状态机
08
时序参数详解
tRCD · tCL · tRP
时序参数详解tRCD
09
刷新机制
刷新周期 · 刷新命令调度 · 自动刷新与自刷新
刷新机制刷新周期
10
突发传输与数据对齐
突发长度(BL) · 突发类型 · 数据掩码
突发传输数据对齐
11
用户接口设计
AXI4/AXI4-Lite/自定义… · 读写请求格式 · 地址映射
用户接口设计AXI4/AXI4-Li…
12
命令调度与仲裁
多端口访问仲裁 · 优先级策略 · Bank管理
命令调度仲裁
13
读写数据通路
写数据FIFO · 读数据FIFO · 数据选通生成与捕获
读写数据通路FIFO
14
PHY层设计
DDR物理层功能 · 时钟生成(PLL/MMCM) · DQS延迟链
PHY层设计
15
校准与训练
写电平校准 · 读数据眼训练 · Gate训练
校准训练
16
FPGA平台实践
以Xilinx 7系列/UltraS… · 使用MIG或EMIF IP进行DDR…
FPGA平台实践
17
自定义控制器开发
不使用IP · 基于Verilog/VHDL从零搭建…
自定义控制器开发IP
18
时序约束与验证
创建时钟约束 · 输入输出延迟约束 · 伪路径
时序约束验证
19
仿真与测试
搭建testbench · 生成初始化序列 · 读写验证
仿真测试
20
硬件调试
使用逻辑分析仪 · 集成逻辑分析仪(ILA) · 调试DQS/DQ信号
硬件调试使用逻辑分析仪
21
性能优化
带宽利用率 · 延迟优化 · Bank并行性
性能优化带宽利用率
22
多端口与多通道设计
多端口内存控制器 · 共享总线 · QoS机制
多端口多通道设计
23
低功耗设计
DDR低功耗模式 · 自刷新 · 时钟门控
低功耗设计DDR
24
错误处理与可靠性
ECC功能 · CRC校验 · 错误注入
错误处理可靠性
25
常见问题与解决方案
初始化失败 · 数据错误 · 时序违例
常见问题解决方案
26
高级主题
DDR5新特性 · LPDDR · HBM
高级主题DDR5
27
项目实战一
基于FPGA的SDRAM控制器设计与… · 完成读写测试与性能评估
项目实战一FPGA
28
项目实战二
基于MIG IP的DDR4控制器设计 · 实现图像数据缓存或高速数据采集系统
项目实战二MIG
29
项目实战三
自定义DDR3控制器 · 集成到SoC或嵌入式系统中 · 完成系统级验证
项目实战三DDR3
30
课程总结与进阶路径
知识体系回顾 · 常见误区 · 学习资源推荐
课程总结进阶路径