2、时序基础概念：建立时间、保持时间、时钟偏斜、时钟抖动、数据到达时间、数据需求时间等核心术语
时序收敛是FPGA设计从“功能正确”走向“物理可靠”的关键门槛。在讨论约束策略与优化技巧之前，必须先建立一套精确的时序语言。本章将围绕同步数字电路中最核心的六个术语——建立时间、保持时间、时钟偏斜、时钟抖动、数据到达时间、数据需求时间——展开系统讲解。这些概念不仅是时序分析引擎（如Vivado的Timing Summary、Quartus的TimeQuest）的计算基础，更是你阅读时序报告、定位违例路径、制定约束策略时的“通用语言”。理解它们之间的数学关系，比死记硬背公式更重要。
上图展示了本章六个核心术语之间的逻辑关系。时钟源产生理想时钟，但实际到达各寄存器的时钟沿存在抖动（时间维度上的随机变化）和偏斜（空间维度上的到达时间差）。发射寄存器在时钟沿后经过Tco输出数据，数据经过组合逻辑延迟Tcomb后到达捕获寄存器，形成数据到达时间；而捕获端根据时钟周期、建立时间计算出数据需求时间。两者之差即为建立时间余量。下面逐一深入剖析。
2.1 建立时间与保持时间：寄存器的“数据窗口”要求
核心原理：建立时间（Setup Time, Tsu）是指在时钟有效沿到来之前，数据输入D必须保持稳定的最短时间；保持时间（Hold Time, Th）是指在时钟有效沿到来之后，数据输入D必须继续保持不变的最短时间。这两个参数由FPGA底层触发器（Flip-Flop）的物理特性决定，在芯片出厂时已固定（例如7系列FPGA的Tsu约为0.2~0.5ns，Th约为0~0.2ns，具体值需查阅数据手册）。它们共同定义了一个“数据窗口”——数据必须在窗口内保持稳定，否则触发器可能进入亚稳态，输出不确定。
判断方法：在时序分析中，建立时间对应“数据不能来得太晚”，保持时间对应“数据不能变得太早”。对于设计者而言，我们无法改变Tsu和Th本身，但可以通过调整路径延迟、时钟约束来满足这两个要求。建立时间违例通常表现为路径过长、组合逻辑级数过多；保持时间违例则通常出现在时钟偏斜较大或路径过短的场景（如寄存器直接级联、高扇出时钟网络）。
| 参数 | 定义 | 违例后果 | 典型修复手段 |
|---|---|---|---|
| Tsu（建立时间） | 时钟沿前数据需稳定的最小时间 | 数据采样错误，功能异常 | 插入流水线、优化组合逻辑、降低时钟频率 |
| Th（保持时间） | 时钟沿后数据需保持的最小时间 | 数据被“穿透”，采样到新数据 | 增加延迟、调整时钟偏斜、约束输入延迟 |
2.2 时钟偏斜与时钟抖动：非理想时钟的两大来源
核心原理：时钟偏斜（Clock Skew）是指同一时钟源产生的时钟信号，由于布线长度、负载差异、工艺偏差等因素，到达不同寄存器时钟引脚的时间不一致。偏斜是确定性的，可以通过布局布线优化来减小。时钟抖动（Clock Jitter）是指时钟沿相对于理想位置的时间偏移，主要由PLL/MMCM的相位噪声、电源噪声、温度变化引起，是随机性的，无法完全消除，只能通过选用低抖动时钟源、改善电源完整性来抑制。
对时序的影响：偏斜和抖动都会“侵蚀”时序余量。在建立时间检查中，如果捕获时钟比发射时钟晚到（正偏斜），则相当于延长了可用周期，对建立时间有利；反之则不利。抖动则总是带来负面影响，因为它增加了时钟沿的不确定性。在时序约束中，我们通常用set_clock_uncertainty来同时考虑抖动和偏斜的余量预留。
// Vivado中设置时钟不确定性示例（综合后约束）
set_clock_uncertainty -setup 0.200 [get_clocks sys_clk]
set_clock_uncertainty -hold 0.050 [get_clocks sys_clk]案例拆解：某设计使用200MHz时钟，PLL输出抖动为±50ps，板级时钟走线导致两个关键寄存器间偏斜为80ps。在时序报告中，我们发现建立时间余量仅为0.15ns，接近临界。通过分析，确认余量损失主要来自抖动和偏斜。解决措施：①将PLL的带宽设置为低抖动模式；②在布局时通过set_property CLOCK_DEDICATED_ROUTE约束将关键寄存器放在同一时钟区域；③在约束文件中将uncertainty从默认的0.1ns调整为0.2ns以覆盖最坏情况。调整后，设计余量提升至0.28ns，通过了时序收敛。
2.3 数据到达时间与数据需求时间：时序分析的“左右手”
核心原理：数据到达时间（Data Arrival Time）是指数据从发射寄存器时钟沿开始，经过时钟到输出延迟（Tco）、组合逻辑延迟（Tcomb）和布线延迟，最终到达捕获寄存器D端的时间。数据需求时间（Data Required Time）是指为了满足建立时间要求，数据必须在某个时间点之前到达。两者的差值就是建立时间余量（Setup Slack）。同理，对于保持时间，需要比较下一拍数据到达时间与当前拍数据需求时间。
计算方法：在Vivado中，时序引擎会自动计算这些值并显示在报告中。但理解其计算过程有助于定位瓶颈。以建立时间为例：
- 发射沿：假设为0时刻，时钟到达发射寄存器的时间为Tclk1（含源延迟和网络延迟）。
- 数据发射：数据在Tclk1 + Tco时刻从Q端输出。
- 路径传播：经过组合逻辑和布线，在Tclk1 + Tco + Tcomb时刻到达D端。
- 捕获沿：下一个时钟沿到达捕获寄存器的时间为Tclk2 = Tcycle + Tclk1 + Tskew（Tskew = Tclk2 - Tclk1）。
- 需求时间：Tdata_req = Tclk2 - Tsu = Tcycle + Tclk1 + Tskew - Tsu。
- 建立余量：Slack = Tdata_req - Tdata_arr = Tcycle + Tskew - Tco - Tcomb - Tsu。
从公式可见，当Tskew为正（捕获时钟晚到）时，对建立时间有利；当Tskew为负时，则消耗余量。这也是为什么有时会故意引入“有用偏斜”（useful skew）来优化时序。
| 术语 | 表达式 | 物理含义 |
|---|---|---|
| 数据到达时间 | Tclk1 + Tco + Tcomb | 数据实际到达D端的时间 |
| 数据需求时间（建立） | Tclk2 - Tsu | 数据最晚必须到达的时间 |
| 数据需求时间（保持） | Tclk2 + Th | 数据最早可以变化的时间 |
| 建立时间余量 | Tcycle + Tskew - Tco - Tcomb - Tsu | 必须 ≥ 0 |
| 保持时间余量 | Tco + Tcomb - Tskew - Th | 必须 ≥ 0 |
2.4 实战场景：从时序报告反推问题根源
场景描述：某视频处理项目，使用Xilinx Kintex-7 FPGA，系统时钟150MHz。综合后时序收敛，但布局布线后出现建立时间违例，违例路径位于一个32位加法器级联的流水线中。时序报告显示：Tco=0.3ns，Tcomb=5.2ns，Tskew=0.05ns，Tsu=0.2ns，时钟周期=6.67ns。
分析过程：代入公式计算：Slack = 6.67 + 0.05 - 0.3 - 5.2 - 0.2 = 1.02ns。理论上应该满足，但实际报告显示Slack为-0.35ns。进一步查看报告发现，实际Tcomb为6.9ns，比预估多了1.7ns。原因在于该加法器被综合为超前进位链，布线拥塞导致延迟增加。
解决步骤：①将32位加法器拆分为两级16位加法器，中间插入寄存器，形成2级流水线；②使用(* use_dsp = "yes" *)属性将加法器映射到DSP48E1单元，利用其内置的级联路径；③重新布局布线后，Tcomb降至3.8ns，Slack变为+2.2ns。代价是增加了1个时钟周期的延迟，但吞吐率不变。
2.5 常见误区与总结
误区一：认为建立时间余量越大越好。实际上，过大的余量意味着设计过于保守，可能浪费了芯片资源或时钟频率潜力。合理的余量应覆盖电压温度变化（PVT）和老化效应，通常保留0.1~0.2ns即可。
误区二：混淆时钟偏斜和时钟抖动。偏斜是确定性的空间差异，可以通过约束和布局控制；抖动是随机的时间不确定性，只能通过硬件设计改善。在约束文件中，两者通常合并为uncertainty，但分析问题时必须分开考虑。
误区三：忽略保持时间检查。许多初学者只关注建立时间，但保持时间违例在高速设计中同样常见，尤其是在使用高扇出时钟或时钟使能信号时。保持时间违例的症状是“偶发性数据错误”，极难调试。