2. Chiplet基础概念：架构、封装、互连与SoC对比

Chiplet（芯粒）并非一种全新的芯片制造技术，而是一种全新的芯片设计与集成方法论。它将传统上单一、庞大的SoC（System on Chip，片上系统）芯片，拆解为多个具有特定功能、较小尺寸、可独立制造的裸片（Die），再通过先进的封装技术（如2.5D/3D封装）和高速互连协议（如UCIe、BoW）将这些裸片重新组合为一个完整的系统。本章将深入剖析Chiplet的核心概念，帮助学员建立从架构理念到物理实现的关键认知框架，为后续学习EDA工具链打下坚实基础。

上图展示了从传统单片SoC向Chiplet异构集成演进的核心理念。左侧是传统SoC，所有功能模块（CPU、GPU、内存控制器、模拟前端）均在同一工艺节点下制造于单个大尺寸裸片上。右侧则是Chiplet架构，不同功能模块被拆分为独立的Chiplet，各自选用最合适的工艺节点制造（如逻辑用N5、I/O用N14、SRAM用N7），再通过2.5D硅中介层和UCIe/BoW等互连标准进行高速数据交换。这种架构从根本上改变了芯片设计的物理边界和设计流程。

2.1 Chiplet架构的核心原理与设计哲学

核心原理：从“单芯片巨无霸”到“多芯粒联邦”

Chiplet架构的核心思想是“分而治之”。传统SoC设计追求将所有功能集成在一个die上，但随着工艺节点推进至5nm以下，单颗芯片的掩膜成本（Mask Cost）高达数千万美元，且巨大die的面积导致良率急剧下降（缺陷密度固定时，良率随面积指数级下降）。Chiplet架构通过以下三个维度实现突破：

• 功能解耦：将CPU、GPU、NPU、I/O、SRAM、模拟前端等模块拆分为独立Chiplet，每个Chiplet功能单一、尺寸适中（通常小于200mm²）。
• 工艺解耦：每个Chiplet可根据自身需求选择最佳工艺节点。例如，逻辑Chiplet追求高性能选用N5，I/O Chiplet追求成本选用N14，模拟Chiplet选用特殊工艺（如BCD）。
• 物理解耦：Chiplet之间通过先进封装（2.5D/3D）实现物理互连，而非传统的片上金属互连。互连的带宽、延迟、功耗成为系统级设计的关键约束。

这种设计哲学带来了显著优势：良率提升（小die面积小，单die良率高）、成本优化（无需全部使用最先进工艺）、IP复用（已验证的Chiplet可跨项目复用）、上市时间缩短（并行开发不同Chiplet）。

判断方法：何时选择Chiplet架构？

并非所有芯片都适合Chiplet化。在实际工程决策中，需要从以下维度进行量化评估：

2.2 异构集成与2.5D/3D封装技术

核心原理：封装从“外壳”变为“系统互连层”

异构集成（Heterogeneous Integration）是指将不同工艺节点、不同材料（硅、化合物半导体、MEMS）、不同功能的Chiplet集成到同一封装体内。封装技术是实现异构集成的物理基础，主要分为2.5D和3D两大类：

• 2.5D封装：所有Chiplet并排放置在硅中介层（Silicon Interposer）上，中介层通过TSV（硅通孔）连接下方有机基板。互连密度高（线宽/线距可达0.4μm/0.4μm），带宽大，但中介层成本高、制造周期长。典型代表：TSMC CoWoS、Intel EMIB（嵌入式多芯片互连桥）。
• 3D封装：Chiplet垂直堆叠，通过TSV或混合键合（Hybrid Bonding）实现die-to-die互连。互连密度更高（混合键合间距可达10μm以下），延迟更低，但散热和测试难度显著增加。典型代表：TSMC SoIC、Samsung X-Cube。

在EDA工具链中，2.5D/3D封装引入了全新的设计挑战：多die协同设计（需要同时考虑多个die的布局布线）、中介层/桥接层设计（作为独立的“无源”设计层）、热-应力协同仿真（不同材料热膨胀系数失配导致翘曲和可靠性问题）。

操作流程：2.5D封装设计的典型流程

1. Chiplet划分与选型：确定哪些功能模块独立为Chiplet，选择工艺节点和封装形式。
2. 中介层/桥接层规划：定义中介层尺寸、TSV位置、电源/地网络、全局信号布线通道。
3. Chiplet布局规划：在封装基板上放置各Chiplet，考虑信号流向、热源分布、电源域隔离。
4. 互连规划：定义die-to-die接口（UCIe/BoW）的物理位置、引脚分配、数据通道宽度。
5. 协同仿真验证：进行信号完整性（SI）、电源完整性（PI）、热-机械应力联合仿真。
6. 物理实现与签核：完成中介层布线、Chiplet内部布局布线、DRC/LVS验证。

案例拆解：AI加速芯片的2.5D集成实践

某AI芯片公司设计一款用于大模型训练的加速卡，目标算力为200 TFLOPS（FP16）。初始方案采用单片SoC，在N5工艺下die面积达到520mm²，预计良率仅为35%，单颗芯片成本高达$1800。经过评估后改为Chiplet方案：

• 拆分为4个Chiplet：2个计算Chiplet（N5工艺，每个120mm²）、1个I/O Chiplet（N14工艺，80mm²）、1个SRAM Chiplet（N7工艺，60mm²）。
• 封装方案：采用2.5D CoWoS封装，硅中介层尺寸为35mm × 35mm，包含约5000个TSV。
• 互连设计：计算Chiplet与SRAM Chiplet之间采用UCIe接口，每个接口配置16条数据通道（Lane），每条通道速率32GT/s，总带宽达512GB/s。
• 结果对比：单die良率提升至75%以上，整体封装良率（含Chiplet Known Good Die测试）为68%，单颗芯片综合成本降至$950，成本降低47%。

2.3 UCIe/BoW等互连标准详解

核心原理：die-to-die互连的“协议栈”

Chiplet之间的互连是系统性能的关键瓶颈。UCIe（Universal Chiplet Interconnect Express，通用芯粒互连标准）和BoW（Bunch of Wires，线束互连）是当前主流的开放标准，它们定义了物理层（PHY）、协议层和软件模型：

UCIe标准定义了完整的协议栈：物理层负责电气信号传输（包括TX/RX均衡、时钟恢复）；数据链路层负责错误检测（CRC）、流控和重传；协议层支持PCIe/CXL/流式协议，实现与现有软件生态的兼容。BoW则更简单，提供并行总线接口，适合低延迟、低复杂度的场景。

判断方法：如何选择互连标准？

• 带宽需求：若需要单通道超过16GT/s，选择UCIe；若带宽需求低于8GT/s，BoW可满足且实现更简单。
• 生态兼容：若需要与PCIe/CXL设备无缝通信，必须选择UCIe；BoW不支持这些协议。
• 封装类型：若采用3D封装（混合键合），UCIe先进封装模式是唯一选择；2.5D封装两者皆可。
• 设计复杂度：BoW的PHY实现更简单，适合快速原型验证；UCIe需要更复杂的时钟数据恢复（CDR）和均衡电路。

2.4 Chiplet与SoC的全面对比

核心原理：设计范式的根本转变

Chiplet与SoC的对比不仅是物理形态的差异，更是设计流程、EDA工具链、测试策略和供应链管理的全面变革。以下从多个维度进行对比：

从EDA工具链角度看，Chiplet架构引入了“系统级协同设计”的新需求。传统SoC设计流程中，芯片设计在GDSII文件交付后即结束；而Chiplet设计中，GDSII只是中间产物，还需要进行多die的物理集成、中介层/桥接层设计、封装-芯片协同仿真。这要求EDA工具具备：多die统一数据模型（支持在一个平台上管理多个die的版图）、跨die时序分析（考虑封装互连的延迟）、3D热-应力协同仿真能力。

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