3、Chiplet核心概念：die、chiplet、interposer、bridge、TSV、micro-bump、混合键合等术语详解
Chiplet异构集成并非一个单一技术，而是一套将传统单片SoC（System-on-Chip）拆解为多个较小芯片（Chiplet），再通过先进封装技术重新组合成完整系统的工程方法论。要深入理解这套方法论，首先必须精确掌握其底层术语体系。这些术语不仅是沟通的语言，更是设计决策、成本评估和可靠性分析的基石。本节将逐一拆解die、chiplet、interposer、bridge、TSV、micro-bump与混合键合等核心概念，厘清它们之间的层级关系与物理本质。
3.1 核心原理：从Die到Chiplet的物理与逻辑重构
Die（裸芯片）是半导体制造完成后、封装之前的那一小块硅片。在传统单片式SoC中，一颗Die上集成了CPU、GPU、内存控制器、I/O等所有功能模块。而Chiplet（芯粒）则是将这颗大Die按功能边界拆解为多颗较小的Die，每颗Chiplet独立制造、独立测试，再通过先进封装集成在一起。从物理形态上看，Chiplet就是Die；从系统架构上看，Chiplet是经过功能划分和接口标准化后的Die。因此，“Die是制造单元，Chiplet是设计单元”，这是两者最本质的区别。
为什么需要这种重构？核心驱动力来自良率经济学与异构工艺需求。一颗600mm²的大Die，若制造缺陷密度为0.1/cm²，其良率可能不足50%；而拆分为4颗150mm²的Chiplet后，每颗良率可提升至85%以上，综合良率显著改善。同时，逻辑电路需要先进制程（如N3），而I/O和模拟电路使用成熟制程（如N28）性价比更高。Chiplet允许不同工艺节点、不同材料体系的Die共存于一个封装内，这正是“异构集成”的核心含义。
3.2 互连载体：Interposer与Bridge的工程选型
Interposer（转接板）是承载多个Chiplet的中间层，通常由高阻硅、玻璃或有机材料制成。硅Interposer的优势在于可以利用成熟的半导体工艺制作极细线宽（≤0.5μm）的RDL（再布线层），实现Chiplet间超高密度互连（线间距可小于1μm）。但硅Interposer成本高昂，且需要TSV实现垂直导通。有机Interposer（如ABF载板）成本低、机械强度好，但线宽/线距通常在5μm以上，互连密度受限。
Bridge（桥接片）则是一种局部互连方案，典型代表是Intel的EMIB（嵌入式多芯片互连桥）。它不覆盖整个封装区域，而是仅在需要高密度互连的Chiplet边缘嵌入一小块硅桥片。桥片上制作了极细的金属走线，通过Micro-bump与两侧Chiplet连接。这种方案的优点是避免了大面积硅Interposer的高成本和TSV工艺，但缺点是桥片位置固定，设计灵活性较低。
| 对比维度 | 硅Interposer | 有机Interposer | Bridge（EMIB） |
|---|---|---|---|
| 互连密度 | 极高（线宽≤0.5μm） | 中等（线宽≥5μm） | 高（桥片区域可达1μm） |
| TSV需求 | 必需 | 可选（盲孔/通孔） | 不需要 |
| 成本 | 高 | 低 | 中 |
| 设计灵活性 | 高（全局布线） | 中 | 低（桥片位置固定） |
| 典型应用 | HBM与逻辑集成 | 低功耗IoT芯片组 | CPU与GPU高带宽互连 |
选型判断方法：当需要集成HBM（高带宽内存）且要求内存带宽超过1TB/s时，硅Interposer几乎是唯一选择；当互连密度要求不高、成本敏感时，有机Interposer足够；当仅需在2-4个Chiplet之间实现局部高带宽互连（如CPU-GPU），且希望避免TSV工艺时，Bridge方案更优。
3.3 垂直互连与水平互连：TSV、Micro-bump与混合键合
TSV（硅通孔）是垂直穿过硅衬底的导电通道，直径通常为5-10μm，深度50-100μm。TSV内部填充铜或钨，两端通过RDL或凸点与上下层连接。TSV是实现3D堆叠和Interposer垂直导通的关键技术。其核心参数包括深宽比（通常>10:1）、绝缘层厚度（SiO₂）和填充金属电阻率。TSV的可靠性风险主要来自热机械应力——硅与铜的热膨胀系数差异可能导致开裂或分层。
Micro-bump（微凸点）是Chiplet与Interposer之间的水平互连结构，直径一般为10-40μm，间距（pitch）为20-50μm。传统C4凸点直径约100μm，而Micro-bump显著缩小了互连尺寸，使得单位面积I/O数量大幅提升。Micro-bump通常由铜柱（Cu pillar）和焊帽（SAC焊料）组成，焊接后形成金属间化合物（IMC）。其可靠性受电迁移、热循环和IMC生长速率影响。
混合键合（Hybrid Bonding）是面向更高密度互连的下一代技术，它取消了焊料凸点，直接通过铜-铜热压键合实现Die与Die或Die与Interposer的连接。混合键合的间距可缩小至10μm以下，甚至达到2μm，互连密度比Micro-bump提升一个数量级。其工艺过程包括：表面活化、对准、室温预键合、退火增强。混合键合对表面平整度（Ra<0.5nm）和颗粒污染控制要求极为苛刻，但电性能、热传导和可靠性均优于Micro-bump。
3.4 案例拆解：AMD EPYC与Intel Ponte Vecchio的术语落地
以AMD EPYC（Milan-X）为例，该处理器采用9颗Chiplet：1颗I/O Die（台积电N6工艺）和8颗计算Die（台积电N7工艺）。I/O Die通过硅Interposer与8颗计算Die互连，互连采用Micro-bump（间距约40μm），Interposer内部使用TSV（直径约10μm）实现垂直导通至封装基板。该设计使L3缓存容量增加至768MB，同时避免了将全部逻辑集成在单颗大Die上的良率损失。
再来看Intel Ponte Vecchio，它集成了47颗Chiplet，包括计算Tile、Xe Link Tile、HBM等。Intel采用了EMIB（Bridge）方案连接计算Tile与HBM，桥片嵌入有机基板中，桥片上的走线密度达到1μm线宽。同时，部分Tile之间使用Foveros（3D堆叠）技术，通过TSV和Micro-bump实现垂直互连。该案例展示了Bridge与TSV在同一封装中的协同使用，体现了术语体系的工程实践价值。
案例复盘：AMD选择硅Interposer是因为需要高密度、全局性的互连（I/O Die与所有计算Die通信）；Intel选择EMIB是因为其互连需求集中在局部（计算Tile与HBM之间），且希望避免大面积硅Interposer的成本。两者的共同点是都采用了Chiplet设计方法论，但互连架构的选型取决于具体的带宽需求、成本预算和工艺可用性。
3.5 常见误区与总结复盘
误区一：将Chiplet等同于多芯片封装（MCP）。传统MCP只是将多颗Die并排放置在基板上，Die间通信依赖基板走线，带宽和能效远低于Chiplet。Chiplet的核心在于标准化接口协议（如UCIe）和高密度互连（Micro-bump/混合键合），而非简单的物理集成。
误区二：认为TSV是Chiplet的必要条件。实际上，2D Chiplet（如EMIB方案）不需要TSV，TSV仅用于3D堆叠或硅Interposer的垂直导通。设计时应根据互连需求选择是否引入TSV，避免不必要的工艺成本和可靠性风险。
误区三：混合键合可以完全替代Micro-bump。虽然混合键合密度更高，但其工艺难度和成本也更高。对于间距需求在20μm以上的应用，Micro-bump仍是性价比最优的选择。混合键合目前主要应用于HBM堆叠和高性能计算场景。
误区四：忽略热机械应力对互连可靠性的影响。TSV、Micro-bump和混合键合在热循环中都会承受应力。设计时必须进行热-机械仿真，评估不同材料（硅、铜、焊料、有机基板）的热膨胀系数失配，并在布局中预留应力释放结构（如缓冲层、冗余凸点）。
总结复盘：本章术语体系可归纳为“两个层次、三种互连、一条路径”。两个层次指Chiplet层（Die）和互连层（Interposer/Bridge）；三种互连指水平互连（Micro-bump/混合键合）、垂直互连（TSV）和封装级互连（C4/BGA）；一条路径指信号从Chiplet出发，经Micro-bump进入Interposer，再经TSV或RDL到达基板，最终通过BGA进入PCB的完整链路。掌握这套术语体系，是进行Chiplet架构设计、成本评估和可靠性分析的基础。在实际项目中，建议建立术语对照表，明确每个术语在具体设计中的物理实现和工艺约束，避免概念混淆导致的决策失误。