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《ASIC可测试性设计 DFT扫描插入与压缩架构配置》
所属分类:芯片半导体与FPGA
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ASIC可测试性设计 DFT扫描插入与压缩架构配置
共计 30 章节
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01
课程导入
学习目标 · 课程大纲 · DFT在ASIC设计流程中的位置与价…
课程导入
学习目标
02
可测试性设计基础
故障模型 · 可观测性/可控性 · 测试覆盖率概念
可测试性设计基础
故障模型
03
扫描测试原理
扫描链结构 · 扫描触发器类型 · 扫描使能与时序
扫描测试原理
扫描链结构
04
扫描设计规则检查
DFT规则 · 违例类型 · 修复方法
扫描设计规则检查
DFT
05
扫描插入流程
从RTL到网表的扫描插入步骤 · 工具流程(如DFT Compiler…
扫描插入流程
RTL
06
扫描链配置
链数量 · 链长度 · 平衡策略
扫描链配置
链数量
07
ATPG基础
自动测试向量生成原理 · 故障模拟 · 测试向量类型
ATPG
自动测试向量生成…
08
扫描压缩概述
压缩动机 · 压缩比 · 测试数据量与测试时间
扫描压缩概述
压缩动机
09
压缩架构类型
广播扫描 · MISR · X-tolerant
压缩架构类型
广播扫描
10
压缩器设计
解压器(Decompressor)与…
压缩器设计
Decompressor
11
X状态处理
X来源 · X掩蔽 · X-tolerant压缩器设计
X状态处理
X来源
12
压缩与ATPG集成
压缩感知的ATPG · 测试向量生成约束
ATPG
压缩
13
扫描压缩配置实战
使用工具(如Tessent · DFTMAX)配置压缩模式
扫描压缩配置实战
Tessent
14
压缩模式与测试模式
内部扫描模式 · 压缩模式 · BIST模式切换
压缩模式
测试模式
15
时钟与复位在DFT中的处理
时钟门控 · 扫描时钟 · 复位树测试
DFT
时钟
16
多时钟域DFT
跨时钟域扫描链设计 · 同步器测试
DFT
多时钟域
17
功耗与DFT
低功耗扫描 · 捕获时钟控制 · IR-drop影响
DFT
功耗
18
诊断与良率分析
扫描链诊断 · 故障定位 · 良率学习
诊断
良率分析
19
DFT与物理实现
扫描链重排 · 布局布线对DFT的影响
DFT
物理实现
20
测试接口与协议
IEEE 1149.1 JTAG · IEEE 1500 · 测试访问机制
测试接口
协议
21
压缩架构的权衡
面积开销 · 测试时间 · 覆盖率
压缩架构的权衡
面积开销
22
案例实战
小型设计扫描插入与压缩配置完整流程
案例实战
小型设计扫描插入
23
案例实战
大型SoC多时钟域压缩架构设计
案例实战
SoC
24
案例实战
X状态密集设计的压缩优化
案例实战
X状态密集设计的…
25
常见问题与调试
扫描链失效 · 压缩器混淆 · 覆盖率不足
常见问题
调试
26
DFT验证
仿真验证扫描链 · 压缩模式功能正确性
DFT
验证
27
测试向量生成与验证
ATPG向量仿真 · 时序验证
测试向量生成
验证
28
先进DFT技术
内建自测试(BIST) · 系统内测试 · 在线测试
DFT
先进
29
DFT自动化脚本
Tcl脚本实现扫描插入与压缩配置
DFT
自动化脚本
30
综合提升
DFT与功能安全 · 车规级测试 · 未来趋势
综合提升
DFT
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