📚 课程目录第2章数字电路基础

数字电路基础：二进制、逻辑门、组合逻辑与时序逻辑的核心概念

数字电路是FPGA开发的物理与逻辑基石。紫光同创FPGA内部的所有可编程逻辑单元、查找表（LUT）、触发器（FF）以及布线资源，本质上都是围绕二进制运算和逻辑门电路构建的。理解二进制编码、基本逻辑门、组合逻辑与时序逻辑的区别，是进行硬件描述语言（HDL）编程和数字系统设计的前提。本章将从工程应用视角出发，系统梳理这些核心概念，并建立它们与FPGA内部资源之间的映射关系。

2.1 二进制系统：数字世界的唯一语言

核心原理

二进制（Binary）是数字电路的基础，其核心特征为“逢二进一”，仅使用两个符号：0和1。在FPGA中，电压高低（如3.3V/0V）、电流有无、开关通断等物理量均被抽象为逻辑0和逻辑1。二进制的位权表示为：(N)₂ = Σ b_i × 2ⁱ，其中b_i为第i位的值（0或1）。例如8位二进制1011 0100对应的十进制为：1×2⁷ + 0×2⁶ + 1×2⁵ + 1×2⁴ + 0×2³ + 1×2² + 0×2¹ + 0×2⁰ = 180。

在FPGA工程中，二进制还涉及三种重要编码形式：原码（符号位+值）、反码（正数同原码，负数按位取反）、补码（反码+1）。补码是现代数字系统中最常用的有符号数表示法，因为它可以将减法运算统一为加法运算。例如计算5 - 3，在4位补码系统中可表示为0101 + 1101 = 0010（结果为2），硬件实现极为简洁。

判断方法与操作流程

在FPGA开发中，处理二进制数据时需遵循以下判断流程：

确定位宽：根据数据范围选择足够的二进制位数，避免溢出。例如计数0~999需要10位二进制（2¹⁰=1024）。
选择编码方式：无符号数直接使用原码；有符号数优先使用补码；需要抗干扰传输时可考虑格雷码（相邻码仅1位变化）。
验证边界值：检查最大值、最小值、零值在所选编码下的表示是否正确。
仿真确认：在ModelSim或Vivado Simulator中通过$display或波形窗口验证二进制运算结果。

案例拆解：FPGA中的二进制加法器设计

假设需要设计一个8位加法器，输入A[7:0]和B[7:0]，输出S[7:0]及进位Cout。在紫光同创PGL22G芯片中，综合工具会将加法操作映射为LUT和进位链（Carry Chain）的组合。关键参数：A=0xA5（165），B=0x3C（60），预期结果S=0xE1（225），Cout=0。实际仿真时需注意：若A=0xFF，B=0x01，则S=0x00，Cout=1，此时若未检查Cout，会导致结果错误。

工程经验：在FPGA中，二进制运算的位宽扩展需谨慎。例如将8位无符号数扩展为16位时，高位应填0；若为有符号数，则需进行符号扩展（高位填符号位）。紫光同创开发软件PDS中，综合报告会显示资源利用率，若加法器位宽过大，可考虑拆分为多个周期运算以节省LUT资源。

常见误区与总结

误区1：混淆逻辑0/1与电压电平。FPGA中3.3V为逻辑1，0V为逻辑0，但LVDS等差分标准中电平定义不同。
误区2：忽略补码溢出。两个正数相加结果为负，或两个负数相加结果为正，均表示溢出。
误区3：位宽不匹配导致截断。将16位数据赋值给8位信号时，高位被丢弃，需使用$clog2函数计算所需位宽。

总结：二进制是FPGA数据通路的“血液”，掌握位权计算、补码运算和位宽管理是后续学习Verilog/VHDL的基础。建议在PDS中编写简单的二进制运算模块，通过仿真波形直观理解数据变化。

2.2 基本逻辑门：组合逻辑的构建单元

核心原理

逻辑门是数字电路的基本运算单元，包括与门（AND）、或门（OR）、非门（NOT）、与非门（NAND）、或非门（NOR）、异或门（XOR）和同或门（XNOR）。每种逻辑门对应一种布尔函数，其行为由真值表唯一确定。例如2输入与门的真值表为：当且仅当A=1且B=1时，输出Y=1；其余情况Y=0。

在FPGA中，逻辑门并非以独立门电路形式存在，而是通过查找表（LUT）实现。紫光同创FPGA的LUT6可配置为任意6输入1输出的组合逻辑函数。综合工具将HDL代码中的逻辑表达式映射为LUT的初始值（SRAM内容），从而实现等效逻辑功能。例如表达式Y = (A & B) | (~C)会被综合为LUT的特定配置。

判断方法与操作流程

在FPGA开发中，选择逻辑门实现方式时需考虑：

逻辑门	布尔表达式	典型应用	FPGA实现代价
AND	Y = A·B	位屏蔽、使能控制	1个LUT6可容纳6输入
OR	Y = A+B	状态合并、中断聚合	1个LUT6
NOT	Y = ~A	信号取反	布线资源
XOR	Y = A⊕B	奇偶校验、比较器	1个LUT6
NAND	Y = ~(A·B)	通用门，可构成任何逻辑	1个LUT6

操作流程：首先根据功能需求写出真值表或布尔表达式，然后使用卡诺图或Quine-McCluskey算法化简，最后在HDL中实现。例如设计一个3-8译码器，可先列出真值表，再推导出每个输出的逻辑表达式，最终用case语句或逻辑门组合实现。

案例拆解：多路选择器（MUX）的LUT实现

设计一个4选1多路选择器，输入D0~D3，选择信号S[1:0]，输出Y。在紫光同创FPGA中，该功能可映射为1个LUT6（6输入：4个数据+2个选择）。关键参数：当S=00时Y=D0，S=01时Y=D1，S=10时Y=D2，S=11时Y=D3。若D0=0x1，D1=0x2，D2=0x4，D3=0x8，S=10，则Y=0x4。仿真时需注意选择信号的建立时间，避免毛刺。

优化建议：当MUX输入数量超过LUT6的6输入限制时，可级联多个LUT或使用专用的MUXF7/MUXF8资源（紫光同创部分型号支持）。在PDS综合报告中，可查看LUT使用数量，若超过预期，可尝试调整逻辑结构或使用面积优化策略。

常见误区与总结

误区1：认为逻辑门是独立硬件。FPGA中所有组合逻辑均通过LUT实现，不存在独立门电路。
误区2：忽略信号传播延迟。LUT输出有固定延迟（约0.1~0.5ns），级联过多会导致时序违例。
误区3：使用高扇出信号直接驱动大量逻辑门，导致布线拥塞和时序恶化。

总结：逻辑门是组合逻辑的“积木”，但在FPGA中需从LUT视角理解。掌握真值表、布尔代数和卡诺图化简，能帮助开发者写出更高效的HDL代码。

2.3 组合逻辑：无记忆的即时响应

核心原理

组合逻辑（Combinational Logic）的特点是：输出仅由当前输入决定，与历史状态无关。其数学基础是布尔代数，典型电路包括多路选择器、译码器、编码器、加法器、比较器和乘法器等。组合逻辑没有存储元件，信号从输入到输出经过的路径称为“组合逻辑深度”，深度越大，传播延迟越大。

在FPGA中，组合逻辑通过LUT和布线资源实现。例如一个8位加法器，综合工具会将其拆分为多个LUT和进位链。组合逻辑的延迟由LUT延迟、布线延迟和进位链延迟组成，是时序分析的重要对象。紫光同创PDS工具中的时序报告会给出每条路径的建立时间余量（Setup Slack）和保持时间余量（Hold Slack），帮助开发者定位关键路径。

判断方法与操作流程

判断一个电路是否为组合逻辑，可遵循以下步骤：

检查是否有反馈回路：若输出信号直接或间接反馈到输入，则为时序逻辑。
检查是否有存储元件：若包含触发器、锁存器或寄存器，则为时序逻辑。
验证真值表：对于相同的输入组合，若输出始终一致，则为组合逻辑。

在FPGA开发中，组合逻辑的优化流程包括：

使用卡诺图化简布尔表达式，减少LUT数量。
将大位宽运算拆分为流水线级，降低单级延迟。
避免使用过多级联的MUX，可考虑使用并行结构。

案例拆解：8位比较器的设计与优化

设计一个8位比较器，输入A[7:0]和B[7:0]，输出GT（A>B）、EQ（A==B）、LT（A<B）。初始实现使用级联比较：先比较高位，若相等再比较低位。该结构在FPGA中会产生较长的组合逻辑链，延迟约3.2ns。优化方案：使用“树形比较”结构，将8位拆分为两个4位比较，再合并结果，延迟降至2.1ns。关键参数：A=0x8A，B=0x85，GT=1，EQ=0，LT=0。仿真验证：在PDS中运行功能仿真，确认输出正确。

风险提示：组合逻辑过深会导致时序收敛困难。若在紫光同创FPGA中遇到Setup违例，可尝试在组合逻辑中间插入寄存器（流水线化），但会增加1个时钟周期的延迟。需权衡吞吐率与延迟需求。

常见误区与总结

误区1：在组合逻辑中使用always @(*)时忘记列出所有输入信号，导致综合出锁存器（Latch）。
误区2：将组合逻辑的输出直接连接到时钟端口，产生毛刺导致时序错误。
误区3：忽略组合逻辑的竞争-冒险现象，导致输出出现瞬时错误。

总结：组合逻辑是FPGA中数据运算和决策的核心，其设计目标是“快”和“省”。通过合理拆分和优化，可以在满足时序要求的同时降低资源消耗。

2.4 时序逻辑：时钟驱动的状态记忆

核心原理

时序逻辑（Sequential Logic）的核心特征是输出不仅取决于当前输入，还取决于电路的历史状态。它通过触发器（Flip-Flop）或锁存器（Latch）存储状态，并在时钟边沿（上升沿或下降沿）更新。时序逻辑是有限状态机（FSM）、计数器、移位寄存器和存储器控制逻辑的基础。

在FPGA中，时序逻辑由触发器（FF）实现。紫光同创FPGA的每个可配置逻辑块（CLB）包含多个FF，支持异步复位/置位、时钟使能等功能。时序逻辑的设计必须满足建立时间（Setup Time）和保持时间（Hold Time）约束，否则会导致亚稳态（Metastability）。例如，在PGL22G中，FF的建立时间约为0.2ns，保持时间约为0.1ns，时钟频率可达200MHz以上。

判断方法与操作流程

判断时序逻辑的方法：

查找时钟信号：若电路中有信号连接到触发器的CLK端口，则为时序逻辑。
检查状态变量：若存在寄存器变量（在Verilog中为reg类型，且在always @(posedge clk)块中赋值），则为时序逻辑。
分析状态转移：若输出与前一周期状态相关，则为时序逻辑。

时序逻辑的设计流程：

定义状态编码（二进制、格雷码或独热码）。
编写状态转移表或状态图。
在HDL中使用always @(posedge clk)块描述状态更新。
进行时序仿真，验证时钟边沿行为。

案例拆解：4位同步计数器的FPGA实现

设计一个4位同步计数器，具有异步复位（RST_N）和时钟使能（EN）功能。在紫光同创FPGA中，该计数器使用4个FF和少量组合逻辑实现。关键参数：时钟频率100MHz，计数范围0~15。当RST_N=0时，输出Q=0；当EN=1时，每个时钟上升沿Q加1。仿真结果：在100ns时RST_N释放，Q从0开始递增，至150ns时Q=5。若EN=0，则Q保持不变。

工程实践：在PDS中综合后，可查看FF使用数量。若计数器位宽较大（如32位），建议使用“二进制计数器”结构，避免使用格雷码导致逻辑复杂。同时，注意复位信号的同步处理：异步复位信号需经过同步器后再接入FF的复位端，避免亚稳态。

常见误区与总结

误区1：在always块中同时使用阻塞赋值（=）和非阻塞赋值（<=），导致仿真与综合结果不一致。
误区2：忘记处理时钟域交叉（CDC），导致数据采样错误。
误区3：将组合逻辑输出直接作为时钟使用，产生毛刺时钟。

总结：时序逻辑是FPGA中“记忆”的载体，其设计核心是时钟域管理和状态控制。掌握触发器的时序约束和复位策略，是确保系统稳定运行的关键。

2.5 组合逻辑与时序逻辑的对比与工程选择

对比维度	组合逻辑	时序逻辑
输出决定因素	仅当前输入	当前输入 + 历史状态
存储元件	无	触发器/锁存器
时钟依赖	不依赖	依赖时钟边沿
典型电路	MUX、译码器、加法器	计数器、FSM、移位寄存器
FPGA实现资源	LUT + 布线	FF + LUT + 时钟网络
时序分析	关注传播延迟	关注建立/保持时间
设计风险	竞争-冒险、毛刺	亚稳态、时钟偏斜

在FPGA工程中，组合逻辑与时序逻辑往往混合使用。例如，一个UART接收模块中，波特率发生器使用计数器（时序逻辑），而数据采样和位判断使用组合逻辑。设计时应遵循以下原则：

时序逻辑负责状态存储：所有跨时钟域的数据必须经过FF同步。
组合逻辑负责数据运算：在两级FF之间完成算术或逻辑操作。
关键路径优化：若组合逻辑延迟过大，插入流水线寄存器。

紫光同创FPGA设计建议：在PDS中，使用“Timing Analyzer”查看关键路径报告。若发现组合逻辑延迟占比过高，可尝试将大位宽运算拆分为多个时钟周期完成，或使用DSP48E硬核资源（如乘法器）替代LUT实现。

通过本章的学习，读者应能够理解二进制编码的本质、逻辑门的LUT实现机制、组合逻辑与时序逻辑的区别，并能在紫光同创FPGA开发中正确选择设计方法。下一阶段，我们将深入探讨Verilog HDL语法与FPGA资源映射的对应关系，帮助读者将理论概念转化为实际的硬件描述代码。