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数字IC前端设计与可综合RTL开发

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数字IC前端设计流程 · 岗位职责 · 课程目标与学习方法

数字逻辑基础

组合逻辑 · 时序逻辑 · 状态机

数字逻辑基础组合逻辑

硬件描述语言Verilog基础

模块结构 · 数据类型 · 运算符

Verilog硬件描述语言

可综合RTL设计原则

可综合与不可综合语法区分 · 代码风格 · 时序约束初步

组合逻辑RTL设计

逻辑门 · 多路选择器 · 编码器

RTL组合逻辑

时序逻辑RTL设计

触发器 · 寄存器 · 锁存器

RTL时序逻辑

有限状态机FSM设计

Moore与Mealy状态机 · 状态编码 · 状态转移图

FSM有限状态机

同步FIFO设计

工作原理 · 读写指针 · 空满判断

异步FIFO设计

跨时钟域问题 · 格雷码指针 · 同步器设计

跨时钟域CDC设计

亚稳态 · 单bit同步器 · 多bit握手

CDC跨时钟域

流水线设计

流水线原理 · 吞吐率与延迟 · 流水线冒险

流水线设计流水线原理

总线接口协议

AMBA AHB/APB/AXI简介 · 接口时序 · RTL实现要点

总线接口协议AMBA

存储器设计

SRAM · ROM · 寄存器堆的RTL建模与集成

存储器设计SRAM

低功耗RTL设计

时钟门控 · 操作数隔离 · 状态机编码优化

可测试性设计DFT基础

扫描链 · BIST · 测试时钟

DFT可测试性设计

RTL仿真验证方法

Testbench编写 · 激励生成 · 断言SVA

RTL仿真验证方法

逻辑综合基础

综合流程 · 约束文件SDC · 综合策略

逻辑综合基础综合流程

静态时序分析STA

时序路径 · 建立保持时间 · 时钟约束

STA静态时序分析

形式验证基础

等价性检查 · 逻辑锥 · 验证流程

形式验证基础等价性检查

RTL代码规范与质量

命名规则 · 注释规范 · 可读性

RTL代码规范

常见RTL设计错误

竞争冒险 · 锁存器意外生成 · 复位问题

实战项目一

UART串口收发模块设计 · 包括波特率生成 · 接收发送状态机

实战项目一UART

实战项目二

SPI主从接口设计 · 包括协议解析 · 时钟极性相位

实战项目二SPI

实战项目三

I2C控制器设计 · 包括起始停止条件 · ACK

实战项目三I2C

实战项目四

简易CPU设计 · 包括指令集 · 取指译码执行

实战项目四CPU

实战项目五

图像处理模块设计 · 如边缘检测 · 卷积运算

实战项目五图像处理模块设计

RTL设计优化技巧

时序优化 · 面积优化 · 功耗优化

RTL设计优化技巧

FPGA原型验证

FPGA开发流程 · 资源利用 · 调试方法

FPGA原型验证

数字IC前端设计工具链

仿真工具 · 综合工具 · Lint工具

综合提升与职业发展

面试常见问题 · 项目经验总结 · 前沿技术趋势

综合提升职业发展