3、高速ADC选型与前端模拟链路设计：ADC架构（流水线、SAR等）、采样保持、输入阻抗匹配、衰减器、增益控制、偏置调节和抗混叠滤波器的设计方法

数字示波器的核心测量能力，本质上由ADC（模数转换器）及其前端模拟链路决定。ADC决定了采样率与垂直分辨率的上限，而前端模拟链路则决定了信号进入ADC之前的保真度。本章将系统讲解高速ADC的架构选型逻辑，以及从探头接口到ADC输入引脚之间完整的信号调理链路设计方法，包括输入阻抗匹配、衰减网络、增益控制、偏置调节与抗混叠滤波。理解这一链路，是设计出高带宽、低噪声、高动态范围示波器前端的基础。

上图展示了示波器前端模拟链路的完整信号流向。信号从BNC输入连接器进入后，依次经过衰减器、增益控制、偏置调节、抗混叠滤波器，最终送入高速ADC进行量化。FPGA通过控制总线对衰减器、增益和偏置进行动态配置，同时为ADC提供低抖动采样时钟。下面我们将逐一深入每个环节的设计方法。

3.1 高速ADC架构选型：流水线、SAR与时间交织

ADC架构的选择直接决定了示波器的采样率、分辨率、功耗和延迟特性。对于数字示波器而言，采样率通常需要达到数百MSPS甚至GSPS级别，垂直分辨率一般为8~12bit。目前主流的高速ADC架构主要有流水线（Pipeline）架构、逐次逼近（SAR）架构以及时间交织（Time-Interleaved）架构。

流水线架构是当前高速示波器最常用的ADC架构。它将转换过程分解为多级流水线，每级完成粗量化并产生残差信号传递给下一级。这种架构能够在保持较高采样率（100MSPS~数GSPS）的同时实现10~14bit的分辨率。其优点是采样率与分辨率兼顾，但存在流水线延迟（通常为几个时钟周期），且对时钟抖动较为敏感。

SAR架构采用二进制搜索算法，通过比较器逐位逼近输入信号。SAR ADC具有低功耗、小尺寸、无流水线延迟的优点，但其采样率受限于逐次逼近的时钟周期数，通常适用于10~100MSPS的中速应用。在示波器中，SAR ADC常用于对采样率要求不高的逻辑分析仪或低频通道。

时间交织架构通过多个ADC并行采样同一信号，每个ADC以较低的速率工作，但通过相位偏移的时钟控制，等效采样率成倍提高。例如，使用4个250MSPS的ADC可以交织实现1GSPS的采样率。然而，时间交织架构对通道间的失配（增益失配、偏置失配、时间偏移）非常敏感，需要复杂的校准算法。

3.2 采样保持电路与输入驱动设计

ADC内部的采样保持（Track-and-Hold）电路是决定动态性能的关键。在采样阶段，开关闭合，采样电容跟踪输入信号；在保持阶段，开关断开，电容上的电压被保持并送入量化器。采样保持电路的孔径抖动（Aperture Jitter）会直接影响信噪比（SNR），其关系式为：

SNR_jitter = 20 * log10(1 / (2 * π * f_in * t_jitter))

其中，f_in为输入信号频率，t_jitter为孔径抖动。例如，当输入信号为1GHz、抖动为100fs时，SNR_jitter约为64dB。因此，采样时钟的抖动必须严格控制。

输入驱动电路的设计要点在于：ADC的采样电容在采样瞬间会从输入端抽取电荷，产生电流尖峰。如果驱动放大器输出阻抗过高，无法快速恢复电荷，就会导致建立误差。因此，ADC前端必须使用低输出阻抗（<10Ω）的驱动放大器，并在ADC输入端放置一个RC低通网络（通常R=10~50Ω，C=10~100pF），用于隔离驱动放大器的输出与ADC的采样电容。

3.3 输入阻抗匹配与衰减器设计

示波器前端需要支持两种输入阻抗模式：50Ω匹配模式（用于高频测量）和1MΩ高阻模式（用于低频/高电压测量）。50Ω模式通过并联一个50Ω电阻到地实现，而1MΩ模式则直接接入高阻路径。两种模式通过继电器或电子开关切换。

衰减器的作用是将大信号衰减到ADC的满量程范围内。典型的衰减器采用电阻分压网络，常见衰减比为1x、10x、100x。设计时需注意：

• 输入电容补偿：衰减器的寄生电容会导致高频分压比变化，需并联补偿电容（如1x时C1=10pF，10x时C2=1pF），使分压比在宽频带内保持平坦。
• 阻抗匹配：衰减器输入阻抗应保持恒定（50Ω或1MΩ），不随衰减比变化。
• 耐压与保护：衰减器电阻需能承受最大输入电压（如400V），并串联限流电阻和TVS二极管进行过压保护。

衰减器设计示例（10x衰减）：
R1 = 450Ω（串联电阻）
R2 = 50Ω（并联到地）
分压比 = R2 / (R1 + R2) = 50 / 500 = 0.1
补偿电容：C1 = 10pF（并联在R1上），C2 = 1pF（并联在R2上）
确保 R1*C1 = R2*C2 = 5ns

3.4 增益控制与偏置调节

增益控制通常采用可编程增益放大器（PGA）实现，用于将不同幅度的信号调整到ADC的最佳输入范围。PGA的增益范围一般为0.5x~10x，步进为1-2x。设计时需关注PGA的带宽与增益的乘积（GBW），确保在最高增益下仍能满足带宽要求。

偏置调节用于将双极性信号（正负电压）转换为ADC输入范围内的单极性信号（如0~1V）。示波器ADC通常采用差分输入，因此需要将单端信号转换为差分信号，并通过DAC产生共模偏置电压。偏置调节电路的核心是一个加法器，将输入信号与DAC输出电压相加，再送入ADC的差分输入端。

3.5 抗混叠滤波器设计

抗混叠滤波器（AAF）是ADC前端最后一道信号调理环节，用于滤除高于奈奎斯特频率（fs/2）的信号分量，防止混叠失真。对于示波器而言，AAF的带宽应与示波器最大带宽匹配，同时需要在阻带提供足够的衰减。

常用的AAF拓扑为椭圆低通滤波器（Elliptic LPF），因为它能在较少的阶数下实现陡峭的过渡带。设计指标通常为：

• 通带带宽：0~BW_max（如500MHz）
• 通带纹波：<0.5dB
• 阻带起始频率：fs/2（如1GHz）
• 阻带衰减：>60dB

5阶椭圆滤波器可实现上述指标，但元件值对寄生参数敏感，需使用高精度电容（C0G介质）和电感。实际设计中，常采用LC梯形网络实现，并在PCB布局时注意隔离输入输出。

3.6 实战案例：500MHz示波器前端链路设计

我们设计一款500MHz带宽、2GSPS采样率的数字示波器前端。输入信号范围±5V，ADC采用ADI的AD9208（2.6GSPS，14bit，流水线架构）。

初始目标与约束：系统需支持50Ω/1MΩ输入切换，最大输入电压400V（过载保护），垂直灵敏度1mV/div~5V/div。ADC满量程输入为1.5Vpp差分，输入共模电压0.9V。

关键参数计算：

1. 衰减器设计：采用3级衰减（1x/10x/100x），使用继电器切换。1x路径直接接入PGA，10x路径使用450Ω/50Ω分压，100x路径使用4950Ω/50Ω分压。
2. PGA增益配置：1x衰减时PGA增益设为5x，使±1V信号放大到±2.5V；10x衰减时PGA增益设为5x，使±10V信号衰减到±2.5V；100x衰减时PGA增益设为1x，使±100V信号衰减到±2.5V。
3. 偏置调节：使用16位DAC产生0.9V共模电压，通过加法器叠加到差分信号上。
4. AAF设计：采用5阶椭圆滤波器，通带500MHz，阻带1GHz处衰减>60dB。使用高Q值电感（Coilcraft 0603CS系列）和C0G电容。

测试结果与调试：在原型板上测试，500MHz处幅度平坦度±0.3dB，1GHz处衰减62dB。但发现低频段（<10MHz）存在0.5dB的增益波动，经排查为PGA的低频响应与偏置加法器的耦合电容（10nF）谐振导致。将耦合电容改为100nF后，低频波动降至0.1dB以内。

复盘经验：前端链路的每个模块都会引入相位偏移，在宽带设计中必须使用矢量网络分析仪（VNA）逐级测量S参数，确保级联后的群延迟波动小于±100ps，否则会导致波形过冲。

综上所述，高速ADC选型与前端模拟链路设计是一个系统工程，需要从架构选择、信号完整性、阻抗匹配、增益规划、偏置设置和滤波设计等多个维度综合考量。只有每个环节都经过精心设计与验证，才能构建出高保真度的示波器前端，为后续的FPGA信号处理提供高质量的数据源。