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卷积硬件RTL设计 Verilog FPGA数字IC开发

共计 30 章节
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01
课程导入
卷积神经网络（CNN）基础 · 硬件加速需求 · 课程目标与学习路径
课程导入CNN
02
数字IC与FPGA开发环境
Vivado/Quartus工具链 · 仿真与综合流程 · 开发板选型
ICFPGA
03
Verilog语法精讲
模块化设计 · 时序逻辑 · 组合逻辑
Verilog语法精讲
04
卷积运算原理
二维卷积 · 填充 · 步长
卷积运算原理二维卷积
05
卷积硬件架构概览
脉动阵列 · 单MAC · 多MAC
卷积硬件架构概览脉动阵列
06
行缓冲设计与实现
移位寄存器 · FIFO · 多行缓存
行缓冲设计实现
07
乘法器与加法器树
定点数表示 · 乘法器IP · 加法器树结构
乘法器加法器树
08
量化与定点化
浮点转定点 · 量化误差分析 · 位宽选择
量化定点化
09
卷积核心RTL设计
单通道卷积模块 · 多通道累加 · 参数化卷积核尺寸
RTL卷积核心
10
池化层RTL实现
最大池化 · 平均池化 · 窗口滑动
RTL池化层
11
激活函数硬件实现
ReLU · Leaky ReLU · 查找表
激活函数硬件实现ReLU
12
数据流与控制逻辑
状态机设计 · 握手协议 · 数据调度
数据流控制逻辑
13
片上存储与带宽优化
BRAM使用 · 数据分块 · 乒乓缓冲
片上存储带宽优化
14
卷积加速器整体架构
顶层模块划分 · AXI接口 · 寄存器配置
卷积加速器整体架…顶层模块划分
15
FPGA时序约束与优化
时钟约束 · 输入输出延迟 · 关键路径分析
FPGA时序约束
16
仿真与验证方法
Testbench编写 · 波形调试 · 覆盖率分析
仿真验证方法
17
基于FPGA的CNN加速器案例
LeNet-5硬件实现 · 资源评估 · 性能分析
FPGACNN
18
基于FPGA的CNN加速器案例
YOLO或ResNet简化版实现 · 多模块协同
FPGACNN
19
常见问题与调试技巧
时序违例 · 数据冲突 · 位宽溢出
常见问题调试技巧
20
低功耗设计
时钟门控 · 操作数隔离 · 动态电压频率调整（DVFS）概念
低功耗设计时钟门控
21
可重构与可扩展设计
参数化卷积核 · 动态配置 · 多核扩展
可重构可扩展设计
22
高级优化技术
Winograd卷积 · FFT卷积 · 稀疏化
高级优化技术Winograd
23
RTL设计规范与代码风格
可综合代码 · 可读性 · 模块划分
RTL设计规范
24
版本控制与团队协作
Git使用 · 代码评审 · IP管理
版本控制团队协作
25
FPGA原型验证与调试
逻辑分析仪 · 在线调试 · 硬件在环测试
FPGA原型验证
26
ASIC设计流程简介
从RTL到GDS · 综合 · 布局布线
ASIC设计流程简介
27
卷积硬件性能评估
吞吐量 · 延迟 · 资源利用率
卷积硬件性能评估吞吐量
28
项目实战
从算法到硬件——设计一个3x3卷积加…
项目实战x3
29
项目实战
多通道卷积神经网络加速器——集成池化 · 激活 · 全连接层
项目实战多通道卷积神经网…
30
课程总结与进阶方向
当前研究热点 · 可重构计算 · 存内计算
课程总结进阶方向