2、SPICE仿真基础回顾：SPICE网表语法、仿真类型（DC、AC、瞬态）、收敛概念与基本仿真流程
SPICE（Simulation Program with Integrated Circuit Emphasis）是电子设计自动化领域最核心的仿真引擎。无论是进行DC工作点分析、AC频响扫描，还是瞬态时域波形观测，所有操作都建立在三个基础之上：网表语法（如何描述电路）、仿真类型（如何激励电路）、收敛机制（如何求解电路）。本章将系统梳理这些基础概念，并重点剖析仿真不收敛的根因与排查路径，为后续章节的模型调试打下坚实根基。
上图展示了SPICE仿真的三大支柱（网表、仿真类型、收敛机制）与基本流程的闭环关系。在实际工程中，三者相互耦合：网表描述错误会导致仿真类型无法正确执行，而收敛机制则决定了仿真能否在合理时间内得到数值解。下面逐一展开。
2.1 SPICE网表语法：电路描述的语言规范
核心原理
SPICE网表是一种基于文本的电路描述语言，其本质是节点-元件-模型的三元组。每个元件通过元件名、连接节点和参数值唯一定义。网表语法遵循以下规则：
- 元件命名：首字母代表元件类型（R=电阻，C=电容，L=电感，Q=三极管，M=MOS管，V=电压源，I=电流源，X=子电路调用）。
- 节点编号：节点0固定为地（GND），其余节点可用正整数或字符串命名（如VCC、OUT）。
- 值后缀：支持工程单位后缀，如k=1e3，m=1e-3，u=1e-6，n=1e-9，p=1e-12。
- 控制语句：以点号开头（.tran、.ac、.dc、.model、.subckt、.end等），用于设置仿真类型、模型参数和输出控制。
典型网表示例
* 简单RC低通滤波器网表
V1 IN 0 DC 5V AC 1V
R1 IN MID 1k
C1 MID 0 100n
.tran 1u 1m
.ac dec 100 1Hz 1MHz
.print tran V(MID)
.end上述网表中，V1定义了直流5V、交流幅度1V的输入源；R1和C1构成RC分压网络；.tran和.ac分别请求瞬态和AC分析；.print指定输出节点MID的电压。
常见误区
2.2 仿真类型详解：DC、AC与瞬态
核心原理与对比
| 仿真类型 | 求解本质 | 典型应用 | 输出形式 | 收敛难度 |
|---|---|---|---|---|
| DC工作点（.op） | 求解非线性代数方程 | 静态偏置点、功耗计算 | 节点电压、支路电流 | 中等（依赖初值） |
| DC扫描（.dc） | 参数扫描+重复求解工作点 | 传输特性、输入输出曲线 | 电压/电流随扫描变量变化 | 较高（扫描点间突变） |
| AC分析（.ac） | 线性化小信号频域求解 | 增益带宽、相位裕度、滤波器响应 | 幅频/相频曲线（Bode图） | 低（线性系统） |
| 瞬态分析（.tran） | 数值积分（梯形法/GEAR法） | 开关波形、建立时间、振荡 | 时域波形 | 高（步长控制复杂） |
操作流程与关键参数
- DC分析：先执行.op获取静态工作点，检查晶体管是否处于预期区（饱和/线性/截止）。若工作点异常，后续AC和TRAN结果均不可信。
- AC分析：设置扫描类型（dec/oct/lin）、扫描点数、起始/终止频率。注意AC分析前必须指定AC激励幅度（如V1 AC 1V），否则输出为零。
- 瞬态分析：设置时间步长（TSTEP）和终止时间（TSTOP）。步长选择需权衡精度与速度——步长过大导致高频成分丢失，过小则仿真时间剧增。
案例拆解：运算放大器AC与瞬态联合验证
假设某CMOS运放电路，要求验证其单位增益带宽（UGB）≥10MHz，且阶跃响应无过冲。仿真策略如下：
- 初始现象：AC仿真显示UGB仅8MHz，低于规格。
- 分析过程：检查运放偏置电流（DC工作点），发现尾电流源设计值偏小20%，导致跨导gm下降。
- 调整操作：将尾电流源宽长比从20/2改为25/2，重新运行DC和AC。
- 结果对比：UGB提升至12MHz，但瞬态仿真显示过冲达25%。进一步调整补偿电容从2pF增至3pF，过冲降至8%。
- 复盘经验：AC和TRAN必须联合验证——AC保证频域指标，TRAN保证时域稳定性，两者缺一不可。
2.3 收敛概念：数值求解的“隐形门槛”
核心原理
SPICE求解非线性电路时，采用Newton-Raphson（NR）迭代法。其核心思想是：在每次迭代中，将非线性元件在工作点附近线性化，求解线性方程组，更新节点电压，直至满足收敛判据。收敛判据通常包括：
- 电压收敛容差（VNTOL）：节点电压变化量小于该值（默认1μV）。
- 电流收敛容差（ABSTOL）：支路电流变化量小于该值（默认1pA）。
- 相对容差（RELTOL）：变化量相对于当前值的比例（默认0.1%）。
当迭代次数超过设定上限（如ITL1=100）或残差无法减小时，仿真器报告“不收敛”（No Convergence）。
收敛失败原因与排查路径
| 故障类别 | 典型表现 | 排查方法 | 解决手段 |
|---|---|---|---|
| 模型不连续 | 仿真在特定电压点反复震荡 | 检查模型IV曲线斜率是否突变 | 改用平滑模型或增加模型参数 |
| 初始条件不当 | DC工作点无法建立 | 使用.nodeset设置节点初值 | 逐步增加电源电压（斜坡启动） |
| 时间步长过大 | 瞬态仿真在开关时刻发散 | 查看.log文件中的步长缩减记录 | 设置最大步长TMAX，或使用.option method=gear |
| 电路拓扑冲突 | 电压源直接并联电容/理想电压源环路 | 检查网表是否存在零阻抗回路 | 添加小电阻（如1mΩ）或改用电流源 |
实战场景：DC扫描不收敛的调试
某LED驱动电路在扫描电源电压从0V到5V时，仿真在3.2V处中断。查看错误日志发现：
Error: DC convergence not achieved at V(VIN)=3.2V
Last node voltages: V(1)=2.987V, V(2)=0.456V, V(3)=3.201V
Iterations: 100 (limit=100)分析判断：LED模型在导通阈值附近（约3V）IV曲线斜率急剧变化，NR迭代在阈值点附近来回跳跃。解决步骤：
- 在LED模型参数中增加串联电阻RS=10Ω，平滑导通特性。
- 使用.nodeset V(1)=3V V(2)=0.5V 提供初始猜测。
- 将DC扫描步长从0.1V改为0.01V，避免大步长跨越阈值。
结果：修改后扫描顺利完成，且仿真时间仅增加15%。复盘：模型连续性对收敛至关重要，必要时可牺牲部分精度换取数值稳定性。
2.4 基本仿真流程：从网表到结果验证
标准流程清单
- 网表编写与检查：确保元件连接正确、模型引用无误、节点命名规范。
- 仿真类型配置：根据目标选择DC/AC/TRAN，设置扫描范围、步长、精度参数。
- 运行仿真：监控.log文件，关注警告（Warning）和错误（Error）信息。
- 收敛性检查：若失败，按2.3节表格逐项排查。
- 结果后处理：使用波形查看器（如WaveView、CosmosScope）检查波形完整性。
- 交叉验证：将仿真结果与理论计算或实测数据对比，确保误差在合理范围（通常<5%）。
常见误区总结
案例闭环：电源上电时序仿真
背景与约束：某FPGA系统需要验证3.3V、1.8V、1.0V三路电源的上电时序，要求1.0V核电压必须在3.3V稳定后100ms内建立，且无过冲超过5%。
初始现象：瞬态仿真显示1.0V电源在3.3V上升沿后50ms才开始上升，且过冲达12%。
分析过程：检查DC-DC转换器的使能引脚（EN）连接，发现EN信号由3.3V通过电阻分压产生，分压比设置错误导致EN阈值延迟。同时，输出电容ESR过大导致过冲。
实际操作：调整分压电阻从10k/5k改为10k/3.3k，使EN阈值提前20ms触发；将输出电容从22μF/ESR=50mΩ改为47μF/ESR=10mΩ。
结果对比：修改后1.0V电源在3.3V稳定后80ms建立，过冲降至3.8%，满足规格。
风险与代价：增大电容增加了PCB面积和成本，但换取了时序裕量。复盘经验：电源时序仿真必须包含EN逻辑延迟和输出电容ESR的精确建模，否则仿真结果与实测偏差可达30%以上。