2、电源管理基础：线性稳压器与开关稳压器的基本原理、效率对比、纹波噪声特性及适用场景
电源管理IC选型是硬件工程师必须跨越的第一道门槛。在LDO与DC-DC之间做出正确选择，不仅影响系统的功耗预算和热设计，更直接决定信号链的噪声底和EMI表现。本章从半导体物理层面的稳压机制出发，系统对比线性稳压器与开关稳压器的工作本质、效率边界、纹波噪声特征及典型应用场景，帮助学员建立“先判机制、再选拓扑、后定参数”的工程决策路径。
2.1 线性稳压器（LDO）工作原理与核心特性
2.1.1 核心原理：从可调电阻到反馈环路
线性稳压器的本质是一个受误差放大器控制的动态可调电阻。功率管（PMOS或NMOS）工作在饱和区，其导通阻抗随负载电流和输入电压变化而自动调整，从而维持输出电压恒定。其基本拓扑包含四个核心单元：基准电压源（通常为带隙基准，温度系数<20ppm/℃）、误差放大器（EA）、功率调整管和反馈分压电阻网络。
当输出电压因负载增大而下降时，反馈电压VFB随之降低，误差放大器输出增大，驱动功率管导通加深，从而将输出电压拉回设定值。整个环路响应速度由单位增益带宽（GBW）决定，典型LDO的GBW在100kHz~1MHz之间，这意味着它对负载瞬态的响应时间在微秒量级。
关键参数解读：
- 压差电压（Dropout Voltage）：维持稳压所需的最小VIN-VOUT差值。PMOS LDO的压差可低至50mV@轻载，而NMOS LDO需要额外的电荷泵驱动栅极，压差通常较高。
- 静态电流（Iq）：LDO自身消耗的电流，包括基准、EA和分压电阻电流。高性能LDO的Iq可低至1μA，但低Iq往往牺牲瞬态响应速度。
- 电源抑制比（PSRR）：衡量LDO对输入纹波的抑制能力。在1kHz处典型值60dB，在100kHz处降至30~40dB。PSRR随负载电流增大而恶化。
2.1.2 效率边界与热设计约束
线性稳压器的效率由公式η = VOUT/VIN × 100%决定，与负载电流无关。例如从5V降至3.3V，效率恒为66%，剩余34%的功率全部转化为热量。当负载电流为1A时，功耗为1.7W，在SOT-223封装（热阻约60℃/W）下温升超过100℃，必须考虑散热焊盘或强制风冷。
| 输入电压 | 输出电压 | 理论效率 | 1A负载功耗 | 热设计建议 |
|---|---|---|---|---|
| 5.0V | 3.3V | 66% | 1.7W | 需大面积铜箔或散热器 |
| 3.3V | 1.8V | 54.5% | 1.5W | 不建议持续1A以上 |
| 3.3V | 2.8V | 84.8% | 0.5W | SOT-23可承受 |
| 2.5V | 1.2V | 48% | 1.3W | 必须评估降额 |
2.1.3 纹波噪声特性与PSRR频率响应
LDO的输出噪声由两部分构成：基准电压源的噪声（通常1/f噪声主导）和误差放大器输入级的热噪声。高性能LDO（如ADI的LT3045）在10Hz~100kHz积分噪声可低至0.8μVrms，适合给PLL、VCO和高速ADC供电。但需要注意，LDO的PSRR在频率升高时以-20dB/decade下降，在开关频率为2MHz的DC-DC后级，LDO对2MHz纹波的抑制能力可能仅剩20dB（即10倍衰减），因此不能盲目依赖LDO滤除高频开关纹波。
工程经验：在DC-DC后级串联LDO时，应在LDO输入端放置一个10μF低ESR陶瓷电容，并在输出端放置1μF电容，形成π型滤波。同时，LDO的PSRR在轻载（<50mA）时表现最佳，重载时PSRR会下降5~10dB。
2.1.4 适用场景与选型误区
LDO最适合以下场景：① 压差小且负载电流小（如3.3V→2.8V@100mA）；② 对噪声极其敏感的模拟前端；③ 需要极低静态电流的电池供电设备待机电路；④ 作为DC-DC后级的二级稳压。常见误区包括：用LDO做5V→1.2V的大压差降压（效率仅24%，热耗巨大）；忽略LDO的最小负载电流要求（部分LDO空载时无法稳定）；未考虑LDO的ESR稳定窗口（钽电容ESR过高可能引起振荡）。
2.2 开关稳压器（DC-DC）工作原理与核心特性
2.2.1 核心原理：电感储能与PWM/PFM控制
开关稳压器通过功率管的周期性导通与关断，利用电感的储能特性实现电压转换。以Buck（降压）拓扑为例，当高边MOSFET导通时，输入通过电感向负载供电并储存磁能；当高边关断、低边导通时，电感电流通过低边续流，维持负载供电。输出电压由占空比D决定：VOUT = D × VIN（连续导通模式CCM下）。
控制方式分为PWM（脉宽调制）和PFM（脉频调制）。PWM在固定频率下调节占空比，纹波稳定但轻载效率低；PFM在轻载时降低开关频率，减少开关损耗，但纹波频率不固定，可能引起音频噪声或EMI问题。现代DC-DC多采用PSM（脉冲跳跃模式）或Burst Mode在轻载下提升效率。
2.2.2 效率对比：从理想到实际
理想Buck效率为100%，实际效率受四部分损耗影响：导通损耗（I²R）、开关损耗（C×V²×f）、栅极驱动损耗和静态电流损耗。在中等负载（30%~80%额定电流）时效率最高，轻载时开关损耗占比上升，重载时导通损耗主导。同步Buck（低边用MOSFET替代二极管）在低压大电流场景下效率可提升5%~10%。
| 负载条件 | PWM模式效率 | PFM模式效率 | 损耗主导因素 |
|---|---|---|---|
| 1mA（待机） | 35%~50% | 70%~85% | 静态电流、开关损耗 |
| 100mA（轻载） | 75%~85% | 85%~90% | 开关损耗、栅极驱动 |
| 1A（中载） | 88%~93% | 88%~93% | 导通损耗、开关损耗 |
| 3A（重载） | 82%~88% | — | 导通损耗主导 |
2.2.3 纹波噪声特性与EMI挑战
DC-DC的输出纹波由电感电流纹波（ΔIL）和输出电容ESR共同决定。在CCM模式下，纹波电压近似为：Vripple ≈ ΔIL × (ESR + 1/(8×fsw×COUT))。典型值在10~50mVpp，远高于LDO。此外，开关节点（SW）的电压摆率极高（dV/dt可达1V/ns），会产生强烈的辐射EMI和传导EMI。
降低纹波的工程手段包括：① 增大电感值（但会降低瞬态响应）；② 采用低ESR陶瓷电容并联；③ 增加LC后级滤波；④ 使用多相并联交错技术。对于噪声敏感电路，建议在DC-DC输出后增加LDO或π型滤波器。
风险提示：DC-DC的SW节点是PCB上最“脏”的节点，必须远离模拟信号走线和敏感器件。反馈采样点应直接取自输出电容正端，避免采样走线经过电感下方或高di/dt区域。
2.2.4 适用场景与选型要点
DC-DC适用于：① 输入输出电压差大（如12V→1.2V）；② 负载电流大于500mA；③ 需要升压或负压转换；④ 效率优先的电池供电系统。选型时需关注：开关频率（400kHz~2MHz，高频减小电感尺寸但增加开关损耗）、最大占空比（低压差时需高占空比）、轻载模式切换阈值、软启动时间和频率同步能力。
2.3 LDO与DC-DC综合对比与混合架构设计
2.3.1 全维度对比表
| 对比维度 | LDO | DC-DC（Buck） | 设计影响 |
|---|---|---|---|
| 效率 | VOUT/VIN | 85%~95% | 热设计、电池续航 |
| 输出纹波 | <100μVpp | 10~50mVpp | ADC SNR、PLL抖动 |
| 瞬态响应 | μs级，过冲小 | 10~100μs，有振铃 | CPU/FPGA核心供电 |
| EMI | 无开关噪声 | 需屏蔽和滤波 | 认证测试、系统稳定性 |
| 外围器件 | 2颗电容 | 电感+电容+反馈电阻 | PCB面积、BOM成本 |
| 成本 | $0.1~$0.5 | $0.5~$2.0 | 量产成本控制 |
| 静态电流 | 1μA~50μA | 10μA~500μA | 待机功耗 |
2.3.2 混合供电架构实战案例
背景：某工业数据采集卡需要为24-bit Σ-Δ ADC（ADS1262）和FPGA提供电源。ADC模拟电源要求纹波<50μVpp，FPGA核心需要1.1V/2A且效率>80%。系统输入为5V。
初始方案与问题：工程师最初直接用两片LDO：一片5V→3.3V给ADC模拟供电，另一片5V→1.1V给FPGA。实测FPGA供电LDO温度高达115℃，且ADC输出码噪声达到15μVrms（规格要求<5μVrms），原因是FPGA大电流瞬态通过地平面耦合到ADC参考地。
分析过程：① 5V→1.1V的LDO效率仅22%，2A负载下功耗8.8W，远超封装承受能力；② ADC的3.3V LDO虽然纹波低，但FPGA开关噪声通过共享地回路串扰；③ 需要重新划分电源域。
最终方案：采用两级架构——第一级用一片TPS54620（同步Buck，5V→1.1V，效率88%）给FPGA核心供电；第二级用一片TPS7A4700（超低噪声LDO，5V→3.3V，PSRR@100kHz=35dB）给ADC模拟供电，并在ADC电源输入端增加铁氧体磁珠（100MHz阻抗600Ω）和10μF+0.1μF去耦。同时将模拟地与数字地单点连接，LDO输出走线远离SW节点。
结果对比：FPGA供电温度从115℃降至52℃，ADC输出噪声从15μVrms降至3.2μVrms，系统整体效率从38%提升至76%。代价是增加了约$1.2的BOM成本和约30mm²的PCB面积。
复盘要点：① 大压差大电流必须用DC-DC，LDO只适合小压差或后级降噪；② 模拟与数字电源域必须物理隔离，地平面分割要谨慎；③ 磁珠选型需关注直流电阻（DCR）和额定电流，避免饱和；④ 混合架构中DC-DC的开关频率应避开ADC采样频率的整数倍。
2.3.3 选型决策清单
- 第一步：计算压差和功耗——若(VIN-VOUT)×IOUT > 0.5W，优先考虑DC-DC。
- 第二步：评估噪声预算——若负载为PLL/VCO/ADC，且系统噪声预算<1mVpp，需在DC-DC后加LDO。
- 第三步：检查瞬态需求——若负载电流变化率>1A/μs，LDO可能无法满足，需选择高带宽DC-DC或增加输出电容。
- 第四步：确认轻载效率——若系统有长时间待机模式，选择支持PFM的DC-DC或带使能控制的LDO。
- 第五步：PCB布局预审——DC-DC的SW节点面积应最小化，LDO的散热焊盘需连接大面积铜箔。
2.3.4 常见误区与总结
误区一：“LDO纹波低，所以可以放在任何位置”——实际上LDO对高频纹波抑制有限，且自身噪声与基准源质量相关。误区二：“DC-DC效率高，所以全部用DC-DC”——对于100mA以下的轻载模拟电路，DC-DC的开关噪声可能比LDO的功耗问题更致命。误区三：“输出电容越大越好”——过大的输出电容会降低环路带宽，导致瞬态响应变差，甚至引起次谐波振荡。
正确的设计思路是：先明确负载的电压、电流、纹波、瞬态四大需求，再结合输入电压范围和环境温度，用本章的对比框架进行初步选型，最后通过实际测试验证PSRR、效率和EMI指标。电源设计没有“万能拓扑”，只有“最合适的组合”。