3. USB电气特性与信号基础：差分信号、电平标准、阻抗匹配、电源管理

USB作为最普及的有线互联接口，其物理层的电气特性直接决定了链路能否稳定建立、高速信号能否完整传输以及设备能否在复杂供电环境下可靠工作。本章从差分信号的本质出发，深入剖析USB 2.0与USB 3.x的电气差异、电平标准与接收器判定阈值、阻抗匹配的工程实现方法，以及从总线供电到USB PD的电源管理演进。理解这些底层机制，是进行USB硬件设计、信号完整性调试和系统级功耗优化的前提。

3.1 差分信号与USB物理层架构

核心原理：为什么USB选择差分传输

差分信号使用两根物理线缆（D+/D-或SSTX+/SSTX-）传输一个逻辑信号，接收端比较两线电压差而非对地电压。这种架构带来两大核心优势：共模噪声抑制与电磁干扰（EMI）降低。当外部噪声同时耦合到两根线上时，差模分量不受影响；同时，差分对产生的电磁场在空间上相互抵消，减少了对外辐射。USB 2.0低速/全速模式（1.5/12 Mbps）使用3.3V单端摆幅，而高速模式（480 Mbps）则切换为400mV的低摆幅差分信号，以支持更高频率的翻转。

USB 3.x Gen1/Gen2（5/10 Gbps）采用独立的发送（SSTX）与接收（SSRX）差分对，实现全双工通信。其电气标准基于电流模式逻辑（CML），典型摆幅为800~1200mV峰峰值，且支持接收端均衡（CTLE/DFE）以补偿高频损耗。从系统角度看，差分对的对称性至关重要——任何长度、阻抗或负载的不匹配都会将共模噪声转化为差模干扰，直接劣化眼图。

判断方法：如何识别USB信号类型

• 低速/全速（LS/FS）：单端3.3V逻辑，D+或D-上拉1.5kΩ电阻识别设备速度。
• 高速（HS）：握手成功后切换到400mV差分摆幅，D+/D-各接45Ω对地电阻实现阻抗匹配。
• SuperSpeed（SS）：独立SSTX/SSRX差分对，CML电平，需检测LFPS（低频周期性信号）进行训练。

案例拆解：混合速度设备枚举时的信号切换

某嵌入式系统同时连接USB 2.0全速传感器与USB 3.0存储设备。初始枚举时，主机通过D+上拉检测到全速设备，随后发送复位信号。若高速设备存在，则设备端在复位期间将D+下拉并发出 chirp K/J 序列，主机检测到后切换至高速模式。此过程中，信号摆幅从3.3V降至400mV，若PCB走线阻抗偏差过大，会导致高速眼图闭合。实测中，我们通过TDR（时域反射计）发现D+走线阻抗为78Ω（目标90Ω），造成反射系数约7%，最终通过加宽走线并调整层叠结构修正。

常见误区与总结

• 误区1：认为差分信号不需要参考地。实际上，差分对仍需紧邻连续地平面提供回流路径。
• 误区2：忽略LS/FS模式下的上拉电阻位置。上拉必须位于设备端，而非主机端。
• 误区3：USB 3.x的交流耦合电容误放在连接器外侧。正确位置应在PHY与连接器之间，且靠近PHY。

3.2 电平标准与接收器判定阈值

核心原理：从单端到差分判定

USB 2.0接收器判定基于差分电压（D+减去D-）。全速/低速模式下，差分输入阈值范围为0.8V~2.0V，即当差分电压大于2.0V判定为逻辑“1”，小于0.8V判定为逻辑“0”。高速模式下，阈值降低至±100mV（即差分电压超过100mV视为有效）。USB 3.x的CML接收器则要求差分输入灵敏度至少为100mV，并支持自适应均衡。

操作流程：测量与验证电平标准

1. 使用差分探头连接D+/D-（或SSTX+/SSTX-），确保探头带宽≥5倍信号频率。
2. 设置示波器采样率为信号速率10倍以上，记录至少1000个UI（单位间隔）。
3. 测量差分摆幅、上升/下降时间（20%~80%）、单调性及过冲。
4. 对照规范阈值，检查眼图模板（Mask）是否合规。

实战场景：高速信号眼图劣化分析

某USB 3.0 HUB设计在Gen2速率下眼图高度仅180mV（规范要求≥300mV），且抖动达0.35UI。通过分析发现，SSTX差分对走线长度差为12mil，导致模式转换噪声。同时，连接器焊盘处的阻抗不连续产生反射。解决方案：优化等长布线至3mil以内，并在连接器下方增加地过孔以减少回流路径电感。修改后眼图高度提升至420mV，抖动降至0.18UI。

3.3 阻抗匹配与信号完整性

核心原理：特性阻抗与反射控制

USB差分对的特性阻抗由线宽、线距、介质厚度及介电常数决定。USB 2.0要求90Ω±15%差分阻抗，USB 3.x要求85Ω±15%。当信号传输路径上出现阻抗突变（如过孔、连接器、分支）时，部分能量被反射回源端，导致振铃和过冲。对于高速信号，阻抗匹配不仅是终端电阻问题，更是整个传输路径的连续性问题。

判断方法：TDR阻抗测试

• 使用TDR设备（如泰克DSA8300）发送阶跃脉冲，观察反射波形。
• 在PCB裸板上测试关键差分对，记录阻抗曲线。
• 重点检查过孔区域、连接器焊盘和走线换层处。

案例拆解：USB 2.0高速设备阻抗失配排障

一款便携式采集卡在高速模式下无法被主机识别，但全速模式正常。使用TDR测试发现，D+/D-差分对在靠近连接器处阻抗降至62Ω，持续约1.2ns。分析原因是连接器焊盘下方参考层被挖空，导致阻抗突变。修复方案：在焊盘区域增加参考地铜皮，并优化过孔反焊盘直径。修改后阻抗恢复至88Ω，设备稳定工作在480Mbps。

常见误区与总结

• 误区1：认为阻抗匹配只需在源端或终端加电阻。实际上，均匀的走线阻抗才是根本。
• 误区2：忽略过孔残桩（Stub）对高频信号的影响。残桩长度超过50mil时，需考虑背钻工艺。
• 误区3：差分对间距过近导致串扰。建议间距≥3倍线宽，或使用GND隔离。

3.4 电源管理与VBUS设计

核心原理：从500mA到100W的演进

USB 2.0规范定义VBUS为5V±5%，最大供电电流500mA（2.5W）。USB 3.0将电流提升至900mA（4.5W）。而USB PD 3.1协议通过CC（配置通道）协商，可实现最高48V/5A（240W）的供电能力。电源管理涉及设备检测、电流协商、过流保护与电压调节四个层面。在系统设计中，VBUS的电源完整性直接影响信号质量——电源纹波会耦合到信号路径，导致抖动增加。

操作流程：VBUS电源设计要点

1. 根据设备功耗需求选择供电模式（总线供电/自供电/PD协商）。
2. 在VBUS入口放置≥10µF的体电容，并在每个电源引脚放置100nF高频去耦电容。
3. 使用负载开关或电子保险丝实现过流保护，典型限流值需大于最大工作电流的1.5倍。
4. 对于PD应用，需在CC线上配置5.1kΩ下拉电阻（设备端）或Rd/Rp组合。

实战场景：USB PD快充导致的信号干扰

某手机在PD快充（20V/3A）时，USB 3.0数据传输出现偶发丢包。排查发现，VBUS上的开关电源纹波（约120mVpp）耦合至SSTX差分对。解决方案：在VBUS与GND之间增加LC滤波器（1µH+22µF），并将信号线远离电源走线至少3倍线宽。整改后，误码率从10⁻⁶降至10⁻¹²以下。

常见误区与总结

• 误区1：认为VBUS电容越大越好。过大的电容会延长VBUS放电时间，影响快速插拔检测。
• 误区2：忽略CC引脚的上拉/下拉电阻精度。PD协商要求5%精度，否则可能导致协商失败。
• 误区3：在高速信号附近使用开关电源而不加屏蔽。应尽量使用LDO为模拟/高速电路供电，或增加屏蔽罩。

本章从差分信号的物理基础出发，系统梳理了USB 2.0与USB 3.x在电平标准、阻抗匹配和电源管理上的关键差异。实际工程中，电气特性问题往往相互耦合——阻抗失配会劣化信号，电源噪声会引入抖动，而错误的电平配置则导致枚举失败。建议开发者在设计阶段就建立完整的信号完整性预算，并在原型阶段使用TDR、眼图仪和频谱分析仪进行验证。只有将理论规范与实测数据结合，才能构建出稳定可靠的USB系统。