📚 课程目录第3章电源树设计基础

电源树设计基础：从电源轨分类到需求分析

电源树（Power Tree）是硬件设计中连接输入电源、各级变换器、负载点（POL）与各功能模块供电轨的完整网络。它不仅是原理图上的电源连接关系，更是系统功耗预算、噪声预算、热设计与时序控制的综合载体。在Sitara系列处理器（如AM62x、AM64x、AM335x）的板级设计中，电源树设计直接决定了系统能否稳定运行、能否通过EMC测试以及能否满足工业级温度范围要求。本章将围绕电源树的概念、电源轨分类方法以及电源需求分析的核心参数展开，帮助学员建立从“供电需求”到“电源方案”的系统化设计思维。

上图展示了Sitara电源树设计的完整链路：从输入电源经过保护滤波、中间母线变换到负载点POL，最终分配到核心、DDR、IO、模拟等不同电源轨。这张图贯穿了本章的核心内容——理解电源轨的差异是设计电源树的前提，而需求分析则是确定电源方案的依据。下面我们将逐一展开。

3.1 电源树概念与设计目标

电源树本质上是一个多级变换与分配网络。以Sitara AM62x为例，典型输入为5V或12V，板级需要产生1.8V、3.3V、0.85V（核心）、1.1V（DDR）等多个电压域。电源树设计的目标可以归纳为四点：电压准确（各轨在负载变化时保持标称值）、噪声可控（纹波与瞬态满足芯片要求）、效率优先（减少热损耗）、时序正确（上下电顺序符合Sitara要求）。

电源树的设计范围包括：输入连接器与保护、EMI滤波、中间母线变换器（如5V→3.3V）、负载点变换器（如3.3V→0.85V）、去耦电容网络、电源监测与时序控制电路。每一级的选择都会影响后级的性能，因此需要从系统角度进行权衡。

设计要点：电源树不是简单的“电压转换链”，而是噪声隔离与能量分配的复合网络。核心轨与模拟轨之间需要磁珠或π型滤波隔离，数字开关噪声不能耦合到模拟域。

3.2 电源轨分类：核心、IO、DDR、模拟

Sitara处理器的电源轨可以按功能分为四大类，每类对电源质量的要求差异显著。下表总结了典型分类与关键参数：

电源轨	典型电压	负载特性	纹波要求	瞬态要求	典型去耦
VDD_CORE（核心）	0.75V~0.85V	大电流、高频动态变化	<30mVpp	±5%内恢复<50μs	多颗100nF+4.7μF MLCC
VDD_DDR（DDR）	1.1V/1.2V	同步开关、突发读写	<20mVpp	±3%内恢复<20μs	靠近颗粒放置、低ESL
VDDSHVx（IO）	1.8V/3.3V	外设接口、电平转换	<50mVpp	±5%内恢复<100μs	按接口数量分布
VDDA_ADC（模拟）	1.8V/3.3V	低噪声、恒定小电流	<10mVpp	±1%内缓慢变化	LC滤波+低噪声LDO

核心轨（VDD_CORE）是处理器内部逻辑电路（A53核、GPU、DDR控制器）的供电。其特点是电压低、电流大（AM62x四核A53满载可达2A以上）、瞬态变化剧烈（频率从几十MHz到GHz）。核心轨的电压精度要求通常为±3%~±5%，但瞬态响应要求极高——当CPU从空闲切换到满载时，电流变化率可达10A/μs，电源必须在几十微秒内恢复稳定。

DDR轨（VDD_DDR）为DDR4/LPDDR4颗粒供电，同时还包括VTT（端接电压）和VREF（参考电压）。DDR轨对纹波极其敏感，因为纹波会直接影响数据眼图的张开度。DDR4的VDDQ为1.2V，LPDDR4为1.1V，纹波要求通常小于20mVpp。此外，DDR的突发读写会产生周期性大电流变化，需要足够的去耦电容和低阻抗电源层。

IO轨（VDDSHVx）为SD卡、eMMC、UART、GPIO、以太网PHY等外设接口供电。Sitara支持多组IO电源域，每组可以独立配置为1.8V或3.3V。IO轨的电流相对较小（通常几百mA），但需要关注接口电平匹配和上电时序——例如SD卡接口的IO电压必须在卡初始化前稳定。

模拟轨（VDDA_ADC）为ADC、温度传感器、PLL等模拟电路供电。模拟轨对噪声最敏感，任何高频开关噪声都会耦合到采样结果中。因此模拟轨通常采用低噪声LDO供电，并配合LC滤波（如磁珠+10μF+100nF）隔离数字噪声。纹波要求通常小于10mVpp，且需要避免与数字轨共用同一电源层。

常见误区：很多工程师将模拟轨与数字IO轨合并供电，导致ADC采样噪声增大。即使Sitara内部有隔离，板级也必须提供物理隔离——至少使用磁珠或π型滤波分隔模拟与数字电源域。

3.3 电源需求分析：电压、电流、纹波、瞬态

电源需求分析是电源树设计的输入条件，必须在原理图设计前完成。分析过程分为四个步骤：读取数据手册、估算功耗、确定纹波预算、评估瞬态需求。

3.3.1 电压需求分析

电压需求包括标称电压、精度范围和上电时序。Sitara数据手册中会给出每个电源轨的最大额定值和推荐工作条件。例如AM62x的VDD_CORE标称0.8V，精度±3%（即0.776V~0.824V）。设计时还需考虑电源变换器的负载调整率（通常±1%）和线路调整率（±0.5%），因此实际设计目标应比芯片要求更严格——建议将电压精度控制在±2%以内。

电压需求还包含上电斜率要求。Sitara要求VDD_CORE的上升时间在0.1ms~100ms之间，过慢会导致内部复位电路误动作，过快可能引起浪涌电流。DDR轨需要先于核心轨上电或同时上电，具体时序需参考数据手册中的电源时序图。

3.3.2 电流需求分析

电流需求分为平均电流、峰值电流和瞬态电流三个维度。平均电流决定电源变换器的额定输出和热设计；峰值电流决定电感饱和电流和MOSFET峰值能力；瞬态电流决定输出电容的容量和ESR。

以AM62x核心轨为例：四核A53在1GHz运行时，典型功耗约1.5W（0.8V下约1.9A），但GPU和DDR控制器同时工作可能达到2.5A峰值。设计时建议按峰值电流的1.2~1.3倍选择DC-DC额定电流，即至少3A。同时，瞬态电流变化率（di/dt）决定了所需输出电容：

ΔV = (ΔI × Δt) / C_out + ΔI × ESR

假设ΔI=1.5A，Δt=10μs（DC-DC环路响应时间），允许ΔV=40mV（0.8V的5%），则C_out至少需要375μF。实际设计中还需考虑电容的直流偏压特性（MLCC在额定电压下容量衰减可达50%），因此应选择更大容值或更高耐压的电容。

3.3.3 纹波与噪声需求

纹波是电源变换器开关动作产生的周期性波动，噪声则是随机高频干扰。纹波需求由负载的敏感度决定：核心轨对纹波容忍度较高（30mVpp），DDR轨较敏感（20mVpp），模拟轨最严格（10mVpp）。

降低纹波的方法包括：增加输出电容（降低ESR和ESL）、采用多相并联（交错开关降低纹波叠加）、使用LC后级滤波（针对模拟轨）。对于DC-DC变换器，开关频率越高，输出纹波越小，但效率会下降。Sitara核心轨建议使用500kHz~2MHz开关频率的DC-DC，配合低ESR陶瓷电容。

3.3.4 瞬态响应需求

瞬态响应是电源在负载突变时维持输出电压稳定的能力。Sitara核心轨的瞬态要求最为严苛：当CPU从WFI（等待中断）状态唤醒到满载运行时，电流可能在1μs内从100mA跳变到2A。此时电源环路来不及响应，只能依靠输出电容提供瞬时电荷。

评估瞬态响应的方法：查看数据手册中的负载阶跃测试条件（通常为50%~100%负载阶跃），计算允许的电压跌落范围，然后选择足够的输出电容。对于核心轨，建议使用大容量MLCC（如22μF/0805）并联多颗，并靠近处理器电源引脚放置。同时，DC-DC的环路带宽应大于30kHz，以保证快速响应。

工程经验：在电源树设计初期，建议使用TI的Power Stage Designer工具或Excel功耗估算表，输入Sitara各外设的工作状态，自动计算各轨电流需求。这比手工估算更准确，且便于后续设计评审。

3.4 案例拆解：AM62x核心轨电源设计

下面通过一个实际案例，展示电源需求分析到电源方案落地的完整过程。

背景与约束：某工业HMI产品采用AM62x四核A53处理器，主频1.2GHz，外接DDR4（1.2V）、eMMC、双千兆以太网、RS485和7寸LCD。输入电源为12V工业电源，要求系统功耗小于5W，工作温度-20℃~+70℃。

初始目标：设计VDD_CORE（0.8V）电源方案，满足电压精度±3%、纹波<30mVpp、瞬态跌落<40mV。

关键输入数据：根据TI数据手册，AM62x在1.2GHz满载时核心电流典型值1.8A，峰值2.2A（含GPU）。唤醒瞬态电流变化率约8A/μs。

分析判断过程：

拓扑选择：输入12V→0.8V，压差大，必须使用DC-DC降压。选择TPS62840（2.5A同步降压，开关频率2.2MHz），效率约85%。
输出电容计算：按瞬态要求，ΔV=40mV，ΔI=2A，Δt=10μs（环路响应），C_out ≥ (2×10μs)/40mV = 500μF。考虑MLCC直流偏压衰减（0.8V下22μF/0805衰减约30%），实际选择6×22μF并联（有效约92μF），再加2×100μF钽电容（ESR低）补充低频段。
纹波抑制：2.2MHz开关频率下，单颗22μF陶瓷电容ESR约3mΩ，纹波电流约0.5A，纹波电压约1.5mV，满足要求。但需注意PCB布局——电容应靠近处理器电源引脚，且电源层与地层紧耦合。
环路补偿：TPS62840采用内部补偿，只需按数据手册选择输出电感（1μH）和反馈电阻。设置输出电压0.8V，反馈电阻分压比R1=10kΩ，R2=2.55kΩ。

实际操作步骤：

1. 原理图设计：TPS62840输入12V，输出0.8V/2.5A
   - 输入电容：2×10μF/25V + 100nF
   - 输出电容：6×22μF/6.3V + 2×100μF/6.3V钽
   - 电感：1μH/3A饱和电流
   - 反馈电阻：R1=10kΩ 1%，R2=2.55kΩ 1%
2. PCB布局：电源靠近处理器，输出电容呈环形围绕VDD_CORE引脚
3. 仿真验证：使用TI WEBENCH进行瞬态仿真，确认跌落<40mV
4. 实测调试：电子负载测试0.1A→2.2A阶跃，示波器测量电压跌落

结果对比：实测纹波18mVpp（满足<30mV），瞬态跌落35mV（满足<40mV），效率87%（优于预期）。但发现低温-20℃时钽电容ESR增大，瞬态跌落达到45mV，超出要求。解决方案：增加2颗22μF陶瓷电容，并调整DC-DC的软启动时间。

风险与代价：增加电容导致BOM成本上升约0.3美元，但换取了低温可靠性。复盘经验：钽电容在低温下ESR会增大3~5倍，设计时必须考虑全温度范围的参数变化，不能只按常温设计。

总结复盘：电源需求分析不是一次性的静态计算，而是需要结合负载特性、温度范围、成本约束进行迭代。建议在原理图设计前完成详细的电源预算表，并在PCB投板前用仿真工具验证瞬态响应。

3.5 常见误区与设计要点

在电源树设计中，以下误区需要特别注意：

误区一：只关注电压和电流，忽略纹波与瞬态。很多设计在静态条件下满足要求，但负载突变时系统复位或死机。解决方法是使用电子负载进行阶跃测试，并预留足够的输出电容。
误区二：所有电源轨使用同一拓扑。核心轨需要DC-DC保证效率，模拟轨需要LDO保证低噪声，IO轨可能两者皆可。统一使用DC-DC会导致模拟噪声超标，统一使用LDO会导致核心轨发热严重。
误区三：忽略去耦电容的布局。电容离负载引脚超过5mm，其寄生电感会使高频去耦失效。正确的做法是：每2~3个电源引脚放置一颗100nF电容，且电容与引脚同层、紧邻。
误区四：电源时序设计随意。Sitara要求核心轨与IO轨的上电顺序，违反时序可能导致芯片闩锁或损坏。必须使用电源监测芯片（如TPS3808）或逻辑控制电路确保时序。