SerDes基础：SerDes架构、PCS/PMA分层、串行数据链路组成与关键性能指标
SerDes（Serializer/Deserializer，串行器/解串器）是高速有线通信的物理层核心，它将并行数据转换为高速串行比特流进行传输，并在接收端恢复为并行数据。理解SerDes的架构分层、链路组成与性能指标，是进行参考时钟设计与抖动控制的先决条件——因为时钟抖动对系统的影响，最终都体现在误码率（BER）与抖动预算的分配上。本章将从系统架构、协议分层、链路物理组成和关键指标四个维度展开，建立完整的SerDes知识框架。
2.1 SerDes核心架构与工作原理
核心原理：SerDes的本质是“以时间换空间”——将N位并行数据通过时分复用方式在单一差分对上串行传输，从而大幅减少PCB布线面积、连接器引脚数和系统成本。以PCIe Gen3为例，x1链路将8b/10b编码后的10位数据以8GT/s速率串行发送，等效并行数据吞吐为800MB/s，而仅需一对差分走线。发送端（TX）的核心是并串转换器（Serializer）与驱动电路，接收端（RX）的核心是时钟数据恢复（CDR）与串并转换器（Deserializer）。
从时钟角度理解，SerDes内部存在三个关键时钟域：并行时钟域（PCS侧，频率较低，如100MHz）、串行时钟域（PMA侧，频率为数据速率的一半或全速率，如5GHz）、恢复时钟域（RX CDR从数据中提取的时钟）。参考时钟（RefClk）的作用就是为TX PLL提供频率基准，并为RX CDR提供初始频率捕获范围。RefClk的抖动会直接传递到串行时钟，进而影响发送数据的相位噪声和接收端的采样裕量。
2.2 PCS/PMA分层模型与功能划分
IEEE 802.3和OIF-CEI等标准将SerDes划分为两个逻辑层：PCS（Physical Coding Sublayer，物理编码子层）和PMA（Physical Medium Attachment，物理介质附着子层）。这种分层设计的核心目的是将“数据编码/协议处理”与“模拟电路/高速信号”解耦，使芯片设计团队可以独立优化数字逻辑和模拟前端。
| 功能维度 | PCS（数字域） | PMA（模拟/混合域） |
|---|---|---|
| 主要职责 | 数据编码、加扰、对齐、速率适配 | 并串转换、驱动、接收均衡、CDR |
| 典型功能块 | 8B/10B或64B/66B编解码器、Scrambler、对齐标记插入/检测、弹性缓冲 | Serializer/Deserializer、TX Driver、RX CTLE/DFE、CDR、PLL/DLL |
| 时钟频率 | 并行时钟（较低，如100-500MHz） | 串行时钟（高速，如5-112GHz） |
| 抖动敏感性 | 对时钟抖动不敏感（数字采样） | 对时钟抖动极其敏感（模拟采样） |
| 设计工具 | 数字综合、静态时序分析（STA） | 模拟仿真（Spectre/SPICE）、电磁场仿真 |
PCS层的核心价值在于通过编码保证DC平衡（如8B/10B保证最多连续5个相同比特），从而简化接收端的AC耦合和CDR设计；通过加扰（Scrambler）避免数据中出现长串的0或1，减少信号频谱中的离散谱线，降低EMI。对齐标记（Alignment Marker）则用于多通道绑定（Lane Bonding）时恢复通道间的相位偏移。
PMA层的核心价值在于处理模拟信号完整性。TX侧需要控制输出摆幅、预加重（FFE）和阻抗匹配；RX侧需要CTLE（连续时间线性均衡）补偿信道损耗、DFE（判决反馈均衡）消除码间干扰（ISI）、CDR恢复时钟并采样数据。PMA的性能直接决定了链路能跑多快、能传多远。
2.3 串行数据链路组成与信号流向
一条完整的SerDes链路包含以下物理与逻辑组件：
- 发送端MAC/控制器：产生并行数据，通常为32/64/128位宽，附带控制信号。
- 发送端PCS：完成编码、加扰、对齐标记插入，输出并行编码数据。
- 发送端PMA：FIFO（跨时钟域）、Serializer（并转串）、TX Driver（差分驱动）、TX EQ（预加重/去加重）。
- 互连通道：PCB走线（微带/带状线）、过孔、连接器、线缆或光模块。通道的插入损耗、回波损耗、串扰和阻抗不连续是信号失真的主要来源。
- 接收端PMA：RX Front-End（高阻输入/端接）、CTLE、DFE、CDR、Deserializer、弹性缓冲。
- 接收端PCS：对齐标记检测、解扰、解码，恢复并行数据。
- 接收端MAC/控制器：接收并行数据。
信号在链路中的流向是单向的（全双工时有两套独立链路），但参考时钟是双向共享的——通常一个RefClk同时提供给TX PLL和RX CDR作为频率基准。在同步以太网（SyncE）或IEEE 1588应用中，RefClk还需要与系统时钟同步，这对抖动和频偏提出了更高要求。
2.4 关键性能指标（KPIs）与抖动预算
SerDes链路的核心性能指标可归纳为以下五类，其中前三类直接与参考时钟相关：
| 指标类别 | 具体指标 | 典型值/要求 | 与RefClk的关系 |
|---|---|---|---|
| 抖动 | 总抖动TJ、随机抖动RJ、确定性抖动DJ、相位噪声 | PCIe Gen3: TJ≤0.3UI @BER=1e-12 | RefClk相位噪声直接贡献RJ和DJ |
| 误码率 | BER（Bit Error Rate） | 通常要求≤1e-12或1e-15 | 抖动增大→BER恶化 |
| 眼图 | 眼高、眼宽、眼交叉点 | 眼高≥100mV，眼宽≥0.5UI | 抖动导致眼宽减小，噪声导致眼高降低 |
| 频率精度 | 频偏、长期漂移 | ±100ppm（PCIe），±50ppm（10GbE） | RefClk频偏直接决定链路频偏 |
| 均衡能力 | CTLE增益范围、DFE抽头数 | CTLE: 0~12dB，DFE: 1~5 taps | 间接相关（均衡不足时抖动裕量更敏感） |
抖动预算分配方法：在系统设计阶段，需要将总抖动预算（如0.3UI）分配到各个抖动源。典型分配如下：
- TX输出抖动：占40%~50%，包括RefClk贡献、TX PLL环路贡献、电源噪声贡献。
- 通道ISI：占20%~30%，取决于PCB损耗和均衡能力。
- RX CDR跟踪残差：占10%~15%，取决于CDR环路带宽与抖动频率分布。
- 电源/地噪声：占10%~15%，包括SSN同步开关噪声和PDN阻抗。
2.5 常见误区与设计复盘
误区一：只关注RefClk的RMS抖动，忽略相位噪声分布。实际上，CDR对不同频段的抖动响应不同。低频抖动（
误区二：认为RefClk频率越高越好。虽然高频RefClk（如156.25MHz）可以简化PLL设计，但高频时钟在PCB上的辐射和耦合风险更大。对于PCIe Gen3/Gen4，100MHz差分RefClk是标准选择；对于25G/56G SerDes，156.25MHz或312.5MHz更常见。选择时应综合考虑PLL倍频系数、PCB布局和协议要求。
误区三：忽略RefClk的占空比失真（Duty Cycle Distortion）。对于使用上升沿和下降沿双沿采样的PLL（如半速率PLL），占空比失真会转化为等效的相位抖动。通常要求RefClk的占空比在45%~55%以内，对于高速SerDes建议控制在48%~52%。
误区四：将RefClk与数据线平行走线。RefClk上的能量会通过电磁耦合串扰到高速数据线，尤其在多层板中，RefClk层与数据层相邻时风险极高。正确做法是RefClk走线使用内层带状线，两侧加地屏蔽，且与数据线保持至少3倍线宽的距离。
总结而言，SerDes系统的性能上限由PMA模拟电路决定，而PMA的抖动性能又高度依赖RefClk的质量。理解PCS/PMA分层有助于明确不同模块对时钟的不同需求；理解链路组成有助于定位抖动传递路径；理解关键性能指标有助于建立量化设计目标。下一层级的核心问题——如何为SerDes选择正确的参考时钟频率、格式和抖动指标——将在此基础上展开。