2、电路老化与可靠性基础：老化机制（HCI、BTI、TDDB、EM）、失效模式、可靠性指标（MTTF、FIT）

随着半导体工艺节点不断微缩至纳米尺度，晶体管和互连线的物理尺寸已逼近材料与量子效应的极限。在长期电压、温度与电流应力下，芯片内部会发生不可逆的材料退化，导致阈值电压漂移、驱动电流下降、互连电阻增大甚至断路。SPICE电路老化仿真（如基于MOSRA、Reliability Simulation）正是为了在流片前预判这些退化对电路性能的影响。本章将系统梳理四大核心老化机制——热载流子注入（HCI）、偏置温度不稳定性（BTI）、经时击穿（TDDB）与电迁移（EM），并建立从失效模式到可靠性指标（MTTF、FIT）的完整知识框架。

2.1 四大老化机制的核心原理

2.1.1 HCI（热载流子注入）

当MOSFET工作在饱和区时，沟道横向电场可高达10⁵~10⁶ V/cm。电子在强电场中获得足够动能成为“热载流子”，部分热电子会越过Si-SiO₂界面势垒注入栅氧化层，或碰撞电离产生电子-空穴对。这些载流子被氧化层陷阱俘获后，会在界面处形成界面态（N_it）和氧化层固定电荷（N_ot），导致阈值电压漂移、跨导下降和亚阈值摆幅退化。HCI退化在NMOS中尤为显著，且与开关频率、电源电压呈强相关。在SPICE老化仿真中，通常使用衬底电流模型（如Hu-Chen模型）来表征应力强度，将退化量映射为ΔVth和Δgm。

2.1.2 BTI（偏置温度不稳定性）

BTI是当前纳米工艺中最主要的老化机制，分为NBTI（PMOS负偏置温度不稳定性）和PBTI（NMOS正偏置温度不稳定性）。NBTI发生在PMOS栅极施加负电压且温度较高时，Si-H键在空穴作用下断裂，产生界面态和氧化层正电荷，导致|Vth|增大、饱和电流下降。PBTI在高k金属栅工艺中对NMOS影响显著，主要与HfO₂介质中的氧空位缺陷相关。BTI具有独特的“应力-恢复”特性：当偏置条件撤除后，部分退化会快速恢复，这给老化测试和仿真带来了挑战。工程上常用反应-扩散（R-D）模型描述NBTI的长期退化趋势，其时间指数n约为0.15~0.25。

2.1.3 TDDB（经时击穿）

栅氧化层在长期电场应力下，内部缺陷逐渐累积形成漏电通路，最终导致介质击穿。TDDB分为软击穿（SBD）和硬击穿（HBD）：软击穿表现为栅漏电流的阶跃式增加但仍可工作，硬击穿则形成低阻通路导致器件完全失效。击穿时间与氧化层厚度、电场强度、温度密切相关，通常用Weibull分布描述。在电路层面，TDDB会导致静态功耗剧增、逻辑电平紊乱，对I/O电路和存储单元影响尤为致命。SPICE仿真中常通过引入随时间变化的栅漏电阻来模拟击穿后的行为。

2.1.4 EM（电迁移）

当金属互连线中通过较高电流密度时，电子风与金属原子发生动量交换，导致原子沿电子流方向迁移，形成空洞（开路）或小丘（短路）。EM是互连系统的主要老化机制，其寿命遵循Black方程：MTTF ∝ (J)⁻ⁿ·exp(Ea/kT)，其中J为电流密度，n通常取2，Ea为激活能（铝约0.6~0.7eV，铜约0.8~0.9eV）。在电源线和时钟线上，由于单向电流成分高，EM风险尤为突出。设计规则中通常限制最大电流密度，并在关键线宽上增加冗余。

老化机制	主要影响器件	关键参数	时间指数n	SPICE模型
HCI	NMOS	衬底电流、Vds、Vgs	0.5~1.0	衬底电流模型
NBTI	PMOS	Vgs、温度、占空比	0.15~0.25	R-D模型
PBTI	NMOS（高k）	Vgs、温度	0.1~0.2	缺陷俘获模型
TDDB	栅氧化层	电场、氧化层厚度	Weibull斜率β	击穿概率模型
EM	金属互连	电流密度、温度	Black n=2	Black方程

2.2 失效模式与电路级影响

老化机制最终表现为电路性能的渐进退化或突发失效。从电路设计角度，需要关注以下失效模式：

• 时序失效：ΔVth导致MOSFET驱动电流下降，门延迟增加，建立/保持时间违例。对于关键路径，10%的Vth漂移可能带来15%~20%的延迟增加。
• 静态功耗上升：BTI和HCI引起的漏电流增加，以及TDDB软击穿导致的栅漏电流，都会显著提高待机功耗。
• 信号完整性退化：互连电阻增大（EM）和驱动能力下降共同作用，导致信号边沿变缓、串扰增强。
• 存储单元翻转：SRAM单元中，BTI引起的Vth失配会降低静态噪声容限（SNM），在低电压下极易发生读破坏或写失败。

2.3 可靠性指标：MTTF与FIT

可靠性指标用于量化电路或系统的寿命特征，是老化仿真结果与产品规格之间的桥梁。

2.3.1 MTTF（平均失效时间）

MTTF是失效时间随机变量的期望值，适用于不可修复产品。对于指数分布，MTTF = 1/λ（λ为失效率）；对于Weibull分布，MTTF = η·Γ(1+1/β)。在电路老化仿真中，通常以某个性能参数（如延迟超过10%）作为失效判据，通过蒙特卡洛仿真或最坏情况分析得到失效时间分布，进而计算MTTF。

2.3.2 FIT（失效率单位）

FIT定义为每10⁹器件·小时的失效次数。1 FIT表示在10亿小时内平均发生1次失效。FIT与MTTF的关系为：FIT = 10⁹ / MTTF（小时）。例如，某芯片的MTTF为10年（87600小时），则FIT ≈ 11415。消费电子通常要求FIT低于1000，汽车电子（AEC-Q100）要求FIT低于100，而通信基础设施要求FIT低于10。

应用领域	目标FIT	等效MTTF	老化仿真要求
消费电子	<1000	>114年	10年寿命预测
汽车电子	<100	>1141年	15年/高温应力
通信基站	<10	>11415年	20年/极端温度
航天/医疗	<1	>114155年	辐射+老化协同

2.4 老化仿真的工程实践

在SPICE环境中进行老化仿真通常遵循以下流程：

1. 应力提取：在标称条件下运行瞬态仿真，记录每个器件的Vgs、Vds、Ids波形，提取等效DC应力时间。
2. 退化计算：调用老化模型（如MOSRA、BSIM-BTI）计算每个器件的ΔVth、Δgm等退化量。
3. 网表更新：将退化量回注到网表中（修改模型参数或添加退化源），生成老化后的网表。
4. 性能验证：对老化网表重新仿真，检查时序、功耗、噪声等指标是否满足规格。
5. 寿命评估：结合工艺角、温度变化和电压波动，进行蒙特卡洛分析，输出MTTF/FIT报告。

2.5 案例复盘：DCDC控制器老化失效分析

背景：某车规级DC-DC控制器芯片在客户现场出现早期失效，表现为开关频率漂移和输出纹波增大。芯片采用40nm BCD工艺，工作环境温度105℃，输入电压12V。

初始现象：1000小时老化后，振荡器频率从2.2MHz降至1.8MHz，误差放大器增益下降3dB。

分析过程：通过SPICE老化仿真，分别评估HCI、NBTI和EM的贡献。仿真结果显示：振荡器PMOS电流镜的NBTI退化导致偏置电流下降12%，是频率漂移的主因；而功率管附近的EM使源极金属电阻增加了8%，加剧了压降。TDDB在该电压应力下（栅氧厚度5.2nm）风险较低。

修复措施：1）将电流镜PMOS的沟道长度从0.5μm加至0.8μm，降低Vth漂移的敏感度；2）在关键金属线上增加冗余通孔和加宽线宽；3）优化版图布局，使敏感模拟模块远离功率开关管的热点区域。

结果：修复后芯片通过3000小时HTOL测试，频率漂移控制在3%以内，FIT从初始的850降至120，满足AEC-Q100 Grade 1要求。

复盘经验：老化仿真不能只关注数字逻辑路径，模拟/混合信号电路中的偏置电路和基准源往往对老化更敏感。建议在项目初期就建立老化仿真流程，并将老化裕量纳入设计规范。