二、电磁兼容基础：EMC定义、三要素与标准测试要求
电磁兼容性（Electromagnetic Compatibility，EMC）是PCB设计工程师必须建立的第一性思维框架。它研究的是电子设备在共同电磁环境中互不干扰、正常工作的能力。对于Layout工程师而言，理解EMC不是背诵标准条文，而是要将“干扰源—耦合路径—敏感设备”这一因果链映射到具体的走线、层叠、过孔和器件布局上。本章将系统梳理EMC的核心定义、三要素的工程化解读、主流标准体系以及测试要求，为后续章节的Layout规则推导奠定理论基础。
上图展示了EMC三要素在PCB设计中的具体映射关系。干扰源产生电磁能量，通过传导或辐射路径传递到敏感设备，而Layout工程师的所有工作本质上都是在切断或削弱这条能量传递链。下面从定义出发，逐步深入。
2.1 EMC定义与工程理解
电磁兼容（EMC）是指设备或系统在其电磁环境中能正常工作，且不对该环境中任何事物构成不能承受的电磁骚扰的能力。这一定义包含两个层面：EMS（电磁抗扰度）——设备抵抗外部干扰的能力；EMI（电磁干扰）——设备自身对外发射的电磁能量。两者共同构成EMC的完整内涵。
在PCB设计语境下，EMC问题往往表现为“设计时看不见、测试时炸出来”的隐性缺陷。例如，一块看似功能正常的数字控制板，在辐射发射测试中可能因为时钟走线回流面积过大而超标15dBμV/m；或者一个模拟采集电路在静电放电（ESD）测试中因复位线耦合噪声而误动作。这些问题的根源都在于Layout阶段对三要素的控制不足。
2.2 三要素深度拆解
2.2.1 干扰源：能量产生的源头
PCB上的干扰源主要分为两类：数字电路开关噪声和电源转换纹波。数字芯片在翻转瞬间会产生较大的di/dt（电流变化率），例如一个32位数据总线同时翻转时，瞬间电流可达数安培，在电源走线电感上形成压降突变（ΔV = L × di/dt）。这个压降不仅造成电源噪声，还会通过走线辐射出去。
典型干扰源的频谱特征：
- 时钟信号：基频及其奇次谐波（3次、5次、7次...）是主要辐射源，例如100MHz时钟的3次谐波300MHz往往是最难处理的频点。
- DC-DC开关节点：开关频率通常在几百kHz到几MHz，但其上升沿（ns级）会产生宽频噪声，覆盖到数百MHz。
- 接口信号：USB、HDMI等高速差分信号，虽然差分模式辐射较小，但共模分量（由驱动不平衡或回流路径不连续引起）会造成显著辐射。
从Layout角度，控制干扰源的关键在于：减小回路面积（信号走线与回流路径构成的环路）、控制信号上升/下降时间（通过串阻或磁珠减缓边沿）、合理放置去耦电容（就近为高频电流提供低阻抗回路）。
2.2.2 耦合路径：能量传递的通道
耦合路径分为传导耦合和辐射耦合两大类，具体可细分为四种机制：
| 耦合类型 | 物理机制 | 典型场景 | Layout对策 |
|---|---|---|---|
| 传导耦合（共阻抗） | 多个电路共享同一阻抗路径 | 数字地与模拟地共用一段走线 | 单点接地、地平面分割 |
| 容性耦合（电场） | 寄生电容传递位移电流 | 高频走线与敏感走线平行靠近 | 增大间距、加地屏蔽线 |
| 感性耦合（磁场） | 互感产生感应电压 | 大电流回路与信号回路邻近 | 垂直布线、减小环路面积 |
| 辐射耦合（空间） | 电磁波空间传播 | 线缆天线效应、机箱缝隙泄漏 | 屏蔽、滤波、接地 |
在PCB设计中，最常见的耦合路径是回流路径不连续导致的辐射问题。例如，当信号走线跨越地平面分割槽时，回流电流被迫绕行，形成一个大环路，这个环路就成为一个高效的辐射天线。理解并控制回流路径是Layout工程师的核心技能之一。
2.2.3 敏感设备：受扰的对象
敏感设备通常是模拟电路、复位电路、时钟输入、低电平检测电路等。它们对噪声的敏感度取决于：
- 信号电平：模拟信号幅度越低，信噪比要求越高，越容易受扰。
- 带宽：宽带放大器比窄带电路更容易接收高频干扰。
- 输入阻抗：高阻抗节点（如CMOS输入）对容性耦合更敏感。
例如，一个心电信号采集前端，其有用信号幅度仅1mV，而板上的DC-DC开关噪声若耦合到输入端，可能达到10mV以上，直接淹没有效信号。此时Layout需要将模拟前端远离干扰源，并采用屏蔽和滤波措施。
2.3 常见EMC标准与测试要求
EMC标准体系庞大，但PCB设计工程师需要重点关注以下几类：
| 标准系列 | 适用地区 | 核心测试项目 | 典型限值（示例） |
|---|---|---|---|
| CISPR 32 / EN 55032 | 国际/欧洲 | 辐射发射（RE）、传导发射（CE） | Class B：30-230MHz准峰值40dBμV/m@3m |
| FCC Part 15 | 美国 | 辐射发射、传导发射 | Class B：30-88MHz准峰值40dBμV/m@3m |
| IEC 61000-4-2 | 国际 | 静电放电（ESD） | 接触放电±4kV/±8kV，空气放电±8kV/±15kV |
| IEC 61000-4-4 | 国际 | 电快速瞬变脉冲群（EFT） | ±2kV，5/50ns，5kHz重复频率 |
| IEC 61000-4-5 | 国际 | 浪涌（Surge） | ±1kV（线对线），±2kV（线对地） |
| IEC 61000-4-6 | 国际 | 传导抗扰度（CS） | 3Vrms，150kHz-80MHz，1kHz AM |
对于PCB设计而言，辐射发射（RE）和静电放电（ESD）是最常导致Layout返工的测试项。RE测试通常在3米或10米电波暗室中进行，天线接收设备辐射的电磁能量；ESD测试则通过放电枪对设备外壳、接口或按键进行接触/空气放电，观察设备是否出现死机、复位或数据错误。
2.4 案例拆解：DC-DC布局不当导致的辐射超标
背景与约束：某工业控制板，尺寸120mm×80mm，4层板（信号-地-电源-信号），主控芯片为ARM Cortex-M4，板载一颗3.3V→1.2V的DC-DC降压转换器（开关频率2.2MHz），用于内核供电。产品需通过EN 55032 Class B辐射发射测试。
初始现象：在预测试中，辐射发射在66MHz、132MHz、198MHz三个频点超标，最大超标值达12dBμV/m。这些频点恰好是2.2MHz开关频率的30倍、60倍、90倍谐波。
关键分析：通过近场探头扫描，发现辐射热点集中在DC-DC芯片及其外围走线区域。进一步检查Layout发现三个问题：
- DC-DC的开关节点（SW）走线过长（约15mm），且未做包地处理，形成单极天线效应。
- 输入去耦电容（10μF+100nF）放置在芯片同一侧，但回流路径需要绕过芯片本体，环路面积约8mm²。
- 电感下方地层被挖空（为了散热），导致磁场泄漏到下方信号层。
整改措施：
- 将SW走线缩短至5mm以内，并在两侧加地过孔围栏，形成屏蔽结构。
- 将100nF高频去耦电容移至芯片VIN引脚正下方，通过过孔直接连接，使回流环路面积减小至2mm²以下。
- 在电感正下方恢复完整地平面，并增加一排地过孔形成磁屏蔽。
结果对比：整改后，66MHz频点辐射降低18dB，132MHz降低15dB，198MHz降低11dB，全部通过Class B限值且留有6dB以上余量。
复盘经验：DC-DC布局的核心不是“放得下”，而是“回路小”。开关节点是强di/dt源，其走线长度和回流路径面积直接决定辐射强度。此外，电感下方的地平面完整性对磁场抑制至关重要，不能为了散热而牺牲电磁屏蔽。