3、SSD存储介质与架构：NAND Flash类型（SLC/MLC/TLC/QLC）、3D NAND、SSD内部架构（FTL、Channel、Die、Plane）基础
SSD（固态硬盘）的性能、寿命与成本，本质上由存储介质NAND Flash和其内部组织架构共同决定。作为控制器设计者，理解NAND的物理特性（SLC/MLC/TLC/QLC）、堆叠工艺（3D NAND）以及内部层级（Channel/Die/Plane）是进行FTL算法设计、ECC策略选择、磨损均衡与垃圾回收优化的前提。本章将系统梳理这些基础概念，并建立从存储单元到控制器接口的完整映射关系。
3.1 NAND Flash核心类型：从SLC到QLC的权衡
核心原理：NAND Flash以浮栅晶体管（Floating Gate）或电荷俘获（Charge Trap）结构存储电荷，通过控制栅极电压改变阈值电压（Vth）分布来表征数据。SLC（Single-Level Cell）每个单元存储1bit，仅有2种阈值状态；MLC（Multi-Level Cell）存储2bit，需要区分4种阈值电平；TLC（Triple-Level Cell）存储3bit，对应8种电平；QLC（Quad-Level Cell）存储4bit，对应16种电平。电平数越多，单位面积存储密度越高，但相邻电平之间的电压窗口越窄，对噪声、电荷泄漏和读干扰越敏感。
| 类型 | 每单元位数 | 阈值电平数 | 典型P/E寿命 | 读延迟 | 写延迟 | 典型应用 |
|---|---|---|---|---|---|---|
| SLC | 1 | 2 | 50,000~100,000 | ~25µs | ~200µs | 企业级缓存、军工 |
| MLC | 2 | 4 | 3,000~10,000 | ~50µs | ~800µs | 高端消费/企业 |
| TLC | 3 | 8 | 1,000~3,000 | ~75µs | ~1.5ms | 主流消费级SSD |
| QLC | 4 | 16 | 500~1,000 | ~120µs | ~2.5ms | 大容量读取密集 |
判断方法：控制器设计时需根据目标市场选择NAND类型。若追求极致随机读性能与耐久度（如数据库加速卡），应选SLC或MLC；若面向普通消费者大容量存储，TLC是性价比最优解；QLC则适合读取多、写入少的冷数据存储场景。同时需注意，部分厂商会采用“pSLC模式”（将MLC/TLC单元按SLC方式驱动），牺牲容量换取寿命与性能，控制器需支持这种动态模式切换。
3.2 3D NAND堆叠架构与挑战
核心原理：3D NAND通过垂直堆叠存储单元层数（目前主流为64层、96层、128层、176层甚至232层）来提升容量，而非缩小线宽。垂直沟道（Channel）贯穿各层，栅极层作为字线（Word Line）。堆叠层数增加带来两大优势：一是单位面积容量大幅提升，二是相比2D平面NAND，电荷保持能力和耐久性有所改善（因为可以采用更大的工艺节点和更厚的隧穿氧化层）。
操作流程与设计要点：控制器对3D NAND的管理需关注以下方面：
- 层间差异：不同字线层（Word Line）的物理特性存在差异，顶层和底层因工艺边缘效应，P/E循环寿命和保持力可能低于中间层。FTL需记录坏块和弱块信息，避免频繁使用边缘层。
- 读干扰管理：3D NAND的读干扰特性与2D不同，相邻字线间的干扰更显著。控制器需采用更精细的读重试（Read Retry）表和动态读电压偏移补偿。
- 擦除块大小：3D NAND的Block通常包含更多Page（如每Block 1536个Page），垃圾回收的粒度更大，需优化GC策略以减少写放大。
3.3 SSD内部架构：Channel、Die、Plane的并行体系
核心原理：SSD控制器通过多个Channel（通道）并行连接NAND Flash阵列，每个Channel上挂载多个Die（也称LUN，逻辑单元），每个Die内部又分为多个Plane。这种层级结构决定了SSD的并行度上限。Channel是独立的数据总线（通常8位或16位），控制器可同时向不同Channel上的Die发送命令；Die拥有独立的命令/状态寄存器和数据缓存，支持多Die交错操作；Plane是Die内部的最小并行单元，共享数据寄存器，但可独立执行读、写、擦除操作。
判断方法与性能计算：SSD的理论最大带宽 ≈ Channel数 × 每Channel Die数 × 单Die接口速率。例如，8 Channel、每Channel 4 Die、每Die接口速率800MT/s（约100MB/s），则理论带宽为8×4×100MB/s = 3.2GB/s。但实际受限于控制器内部总线、FTL映射开销和NAND操作时序（如tR、tPROG），实际带宽通常为理论值的60%~80%。
| 层级 | 并行单位 | 典型数量 | 操作特性 | 控制器管理要点 |
|---|---|---|---|---|
| Channel | 数据总线 | 4~16 | 独立收发数据 | 多Channel调度，平衡负载 |
| Die (LUN) | 芯片 | 每Channel 1~8 | 独立命令/状态 | Die交错（Interleave）隐藏延迟 |
| Plane | Die内分区 | 每Die 2~4 | 共享数据寄存器 | 多Plane操作（Multi-plane）提升吞吐 |
| Block | 擦除单位 | 每Plane数百 | 擦除以Block为单位 | 磨损均衡、坏块管理 |
| Page | 读写单位 | 每Block数百 | 读写以Page为单位 | 映射表粒度、ECC保护 |
实战场景：假设某企业级SSD采用8 Channel、每Channel 4 Die、每Die 2 Plane的架构。当主机写入4KB数据时，控制器可将数据拆分为8个512B片段，同时分发到8个Channel的不同Die上，实现8路并行写入。若每个Die的写延迟为1.5ms，则8路并行后，等效写延迟约为1.5ms/8 ≈ 187µs（理想情况），大幅提升随机写性能。实际设计中，还需考虑FTL映射表更新、ECC编码和缓存管理开销。
3.4 FTL（Flash Translation Layer）核心职责
核心原理：FTL是SSD控制器的“操作系统”，负责将主机逻辑块地址（LBA）映射到NAND物理地址（PBA），并管理NAND的擦写限制。FTL的核心功能包括：地址映射、垃圾回收（GC）、磨损均衡（WL）、坏块管理、读干扰与数据保持管理。
操作流程：以一次主机写请求为例：
- 控制器接收LBA地址与数据，写入DRAM缓存。
- FTL查找映射表，分配空闲物理页（PBA）。
- 数据从缓存写入NAND（经ECC编码）。
- 更新映射表（LBA→PBA），旧物理页标记为无效。
- 当无效页比例超过阈值（如30%），触发GC：选择有效数据最少的Block，将有效页搬移到新Block，然后擦除旧Block。
常见误区：许多设计者将FTL视为纯软件模块，忽略其与NAND物理特性的耦合。实际上，FTL的GC策略必须考虑NAND的Plane/Die分布。例如，若GC搬移数据时未考虑多Die并行，可能造成某个Die过度擦除而其他Die空闲，导致磨损不均。此外，映射表粒度（4KB vs 16KB）直接影响DRAM占用和写放大，需根据NAND Page大小权衡。
3.5 本章要点与设计复盘
本章从NAND类型、3D堆叠、内部架构和FTL四个维度建立了SSD控制器设计的基础认知。核心要点归纳如下：
- NAND类型选择决定了SSD的性能天花板和寿命基线，控制器需针对不同电平数优化ECC和读电压算法。
- 3D NAND带来了容量红利，但引入了层间差异和更复杂的干扰模型，控制器需具备自适应读电压校准能力。
- Channel/Die/Plane层级是并行度的来源，控制器应充分利用多级并行隐藏NAND长延迟，同时避免资源竞争。
- FTL是连接主机与NAND的桥梁，其映射策略、GC触发条件和磨损均衡算法直接决定SSD的稳态性能和寿命。