2、信号完整性基础：传输线理论、反射、串扰、时序、眼图、抖动等核心概念
在高速数字电路设计中，信号的上升沿已从纳秒级进入皮秒级，PCB走线不再只是简单的电气连接，而是必须视为具有分布参数的传输线。当信号在传输线上传播时，若遇到阻抗不连续、相邻走线耦合或参考平面缺陷，就会引发反射、串扰、振铃、时序偏移等问题，最终表现为误码率上升或系统不稳定。本章围绕信号完整性的六大核心概念——传输线理论、反射、串扰、时序、眼图与抖动，建立从物理机理到工程量化判断的完整知识框架，为后续IBIS模型仿真打下理论基础。
上图展示了信号完整性各核心概念之间的逻辑关系：传输线理论是分析基础，反射与串扰是主要的信号劣化机制，时序、眼图与抖动则是从不同维度量化信号质量的度量手段。IBIS模型仿真正是基于这些概念，对驱动器的I/V曲线、V/T曲线以及封装寄生参数进行建模，从而在PCB设计阶段预测并优化信号质量。
2.1 传输线理论：从集总参数到分布参数
核心原理
当PCB走线的物理长度大于信号上升沿对应空间长度的1/6时，走线必须按传输线处理。传输线的本质特征是沿走线方向均匀分布的寄生电感（L）和寄生电容（C），其特性阻抗定义为Z₀ = √(L/C)。对于微带线（外层走线）和带状线（内层走线），Z₀受线宽、介质厚度、介电常数和铜箔厚度共同影响。信号在传输线上的传播速度v = c/√εeff，其中εeff为有效介电常数，FR4板材通常为4.2~4.8，对应传播延迟约55~65 ps/inch（1 inch = 2.54 cm）。
| 参数 | 微带线（外层） | 带状线（内层） |
|---|---|---|
| 特性阻抗范围 | 40~120 Ω | 50~100 Ω |
| 传播延迟 | 约55~60 ps/inch | 约60~65 ps/inch |
| 串扰敏感度 | 较高（暴露于空气） | 较低（上下均有参考平面） |
| EMI辐射 | 较大 | 较小 |
判断方法
工程上判断走线是否需按传输线处理，可采用以下步骤：
- 计算信号上升沿对应的空间长度：Lspace = Tr × v，其中Tr为10%~90%上升时间。
- 若走线物理长度 > Lspace/6，则必须按传输线设计。
- 使用场求解器（如Polar SI9000）或经验公式计算目标阻抗对应的线宽。
案例拆解
某FPGA板卡设计中，工程师将DDR4数据线DQS差分对走线从FPGA引脚引出后，经过一段12 mm的过孔换层区域。初始设计未控制该段阻抗，实测发现DQS差分对阻抗在换层处从100 Ω跌落至约70 Ω，导致信号反射严重。通过调整换层过孔的反焊盘尺寸、增加回流地过孔，并将换层区域走线加宽以补偿阻抗，最终将阻抗控制在95~105 Ω范围内，反射噪声从±180 mV降至±60 mV。
常见误区
- 误区一：认为只有高频信号才需要传输线理论。实际上，只要上升沿足够快，即使是10 MHz的时钟信号也可能因谐波分量丰富而需要阻抗控制。
- 误区二：忽略过孔、连接器等不连续点的阻抗。这些离散结构同样会产生反射，且难以通过端接完全消除。
- 误区三：认为特性阻抗越高越好。高阻抗走线更容易受串扰和噪声影响，且制造公差更难控制。
2.2 反射与端接策略
核心原理
当信号沿传输线传播遇到阻抗变化时，部分能量被反射回源端。反射系数Γ = (ZL - Z₀)/(ZL + Z₀)，其中ZL为负载阻抗。若ZL = Z₀，则Γ = 0，无反射；若ZL = ∞（开路），Γ = +1，信号全反射；若ZL = 0（短路），Γ = -1，信号反相反射。反射导致振铃、过冲和台阶，严重时造成逻辑误判。
端接策略对比
| 端接方式 | 适用场景 | 优点 | 缺点 |
|---|---|---|---|
| 源端串联（典型33Ω） | 点对点、单向信号 | 功耗低、简单 | 接收端波形上升沿变缓 |
| 并联到地/电源 | 总线、双向信号 | 吸收反射彻底 | 直流功耗大 |
| 戴维南端接 | 高速总线（如DDR） | 兼顾上下拉 | 两个电阻占用面积 |
| AC端接（串联电容） | 时钟信号 | 无直流功耗 | 低频分量衰减 |
案例拆解
某通信产品中，PCIe Gen3参考时钟（100 MHz差分）从时钟芯片输出到三个PCIe交换机。初始设计采用点对点拓扑，源端串联22 Ω电阻。实测发现远端交换机输入时钟抖动达8 ps RMS，超出规格6 ps。分析发现，由于走线分支（stub）长度达0.8 inch，反射在分支处叠加。解决方案：将拓扑改为菊花链，并在末端并联100 Ω差分端接，同时将源端电阻调整为33 Ω。修改后抖动降至4.5 ps RMS，满足要求。
常见误区
- 误区一：认为只要加了端接电阻就能解决所有反射问题。端接只能吸收一次反射，若拓扑中有多个不连续点，仍需优化走线。
- 误区二：忽略端接电阻的寄生电感。0402封装电阻的寄生电感约0.5 nH，在5 GHz以上频率会显著影响端接效果。
- 误区三：源端串联电阻值随意选取。应根据驱动源输出阻抗（通常约10~20 Ω）与传输线阻抗之差计算，使源端总阻抗等于Z₀。
2.3 串扰：耦合机制与抑制方法
核心原理
串扰是相邻走线之间通过电磁场耦合产生的干扰。容性耦合（电场）在受害线上注入电流，感性耦合（磁场）在受害线上感应电压。近端串扰（NEXT）和远端串扰（FEXT）的幅度与耦合长度、间距、介质高度及信号上升沿有关。对于微带线，FEXT通常小于NEXT；对于带状线，FEXT几乎为零（因为上下参考平面均衡了耦合）。
判断方法
工程上常用“3W规则”作为初步设计准则：走线间距不小于3倍线宽。但该规则仅适用于常规FR4介质，对于高速信号（如PCIe Gen4及以上），需通过场求解器仿真验证串扰幅度。关键指标：受害线上串扰噪声应小于信号摆幅的5%（单端）或差分信号的2%。
案例拆解
某服务器主板中，DDR4地址线（单端，1.2 V）与相邻的数据线DQS差分对平行走线长度达2.5 inch，间距仅4 mil。仿真发现DQS差分对在地址线上耦合出±85 mV噪声，导致地址信号建立时间裕量减少40 ps。通过将间距扩大至8 mil，并在中间插入地线隔离，串扰降至±30 mV，时序裕量恢复至正常范围。此案例说明，3W规则在高速高密度设计中往往不够，需要结合仿真精确评估。
常见误区
- 误区一：认为差分信号不受串扰影响。差分对虽然对共模噪声有抑制，但差模串扰仍会破坏差分信号完整性。
- 误区二：忽略过孔区域的串扰。过孔之间的耦合往往比走线更严重，因为过孔间距通常较小且无参考平面。
- 误区三：认为增加地线隔离一定有效。地线若未良好接地（如仅一端连接），反而可能成为串扰传播的通道。
2.4 时序分析：建立时间与保持时间
核心原理
数字系统能否可靠工作，取决于接收端能否在建立时间（Setup Time）和保持时间（Hold Time）窗口内稳定采样数据。建立时间要求数据在时钟有效沿之前提前到达，保持时间要求数据在时钟有效沿之后维持不变。时序裕量 = 时钟周期 - 数据路径延迟 - 时钟偏斜 - 建立时间 - 抖动。若裕量为负，则系统可能误采样。
判断方法
时序分析需考虑以下延迟分量：
- 源端时钟到输出延迟（Tco）
- PCB走线传播延迟（Tpcb）
- 接收端建立/保持时间（Tsu/Th）
- 时钟偏斜（Tskew）
- 时钟抖动（Tjit）
案例拆解
某AI加速卡中，HBM2E接口数据速率3.2 Gbps，PCB走线长度差异导致数据线与时钟线到达接收端时间差达±25 ps。通过仿真调整走线长度，使数据线与DQS时钟线长度差控制在±5 mil以内（对应约±3 ps），同时优化了片内延迟校准（Write Leveling）参数，最终时序裕量从临界值提升至80 ps以上。
常见误区
- 误区一：只关注建立时间而忽略保持时间。保持时间违规通常由走线过短或时钟偏斜过大引起，且难以通过调整频率解决。
- 误区二：认为时序仿真必须使用IBIS模型。实际上，对于纯数字时序分析，使用芯片厂商提供的时序参数（如Tco、Tsu）即可，IBIS模型主要用于模拟波形质量。
- 误区三：忽略温度与电压对延迟的影响。FR4介电常数随温度变化约±5%，导致传播延迟变化，需在时序预算中留足余量。
2.5 眼图与抖动：信号质量的综合度量
核心原理
眼图是将高速数字信号按比特周期叠加显示在示波器上的图形。眼高反映信号幅度裕量，眼宽反映时间裕量，眼图的“眼睛”越张开，信号质量越好。抖动是信号边沿相对于理想位置的偏差，分为随机抖动（RJ，服从高斯分布）和确定性抖动（DJ，由串扰、反射、电源噪声等引起）。总抖动（TJ）通常以误码率（BER）为10⁻¹²对应的峰峰值表示，TJ = 14.069 × RJ + DJ（其中14.069为高斯分布的峰峰因子）。
判断方法
眼图测试的关键指标：
| 指标 | 定义 | 典型合格标准 |
|---|---|---|
| 眼高 | 眼图中心垂直开口幅度 | ≥ 信号摆幅的70% |
| 眼宽 | 眼图中心水平开口宽度 | ≥ 0.6 UI（单位间隔） |
| 抖动（峰峰值） | 边沿时间偏差范围 | ≤ 0.3 UI |
| 占空比失真 | 高电平与低电平宽度差异 | ≤ 5% |
案例拆解
某交换机SerDes通道（10.3125 Gbps）在实验室测试中眼图眼高仅180 mV（摆幅800 mV），眼宽0.45 UI，误码率高达10⁻⁶。通过分析抖动分解，发现确定性抖动占主导（DJ = 45 ps），其中串扰贡献30 ps，电源噪声贡献15 ps。优化措施：①将受害走线与攻击走线间距从5 mil增至10 mil；②在电源引脚增加100 nF + 4.7 µF去耦电容；③调整接收端均衡器（CTLE）增益。优化后眼高提升至420 mV，眼宽0.62 UI，误码率降至10⁻¹²以下。
常见误区
- 误区一：认为眼图测试必须使用高速示波器（带宽≥信号速率×3）。对于10 Gbps信号，需30 GHz以上带宽示波器，否则测得的眼图会因示波器带宽不足而失真。
- 误区二：忽略测试码型的影响。PRBS7码型与PRBS31码型测得的眼图差异显著，应使用与真实业务最接近的码型。
- 误区三：认为抖动越小越好。过小的抖动可能意味着系统过于保守，牺牲了功耗或成本，应关注是否满足误码率要求即可。
2.6 总结与工程实践要点
信号完整性设计不是孤立的仿真任务，而是贯穿原理图设计、PCB布局布线、生产测试全流程的系统工程。本章六大概念相互关联：传输线理论提供阻抗控制依据，反射与串扰是信号劣化的物理根源，时序、眼图与抖动则是从不同维度量化信号质量的度量手段。在实际项目中，建议按以下流程推进：
- 明确接口速率与协议要求（如DDR4-2400、PCIe Gen4）
- 确定叠层结构与目标阻抗（单端50 Ω、差分85/100 Ω）
- 使用IBIS模型进行预布局仿真，评估拓扑与端接方案
- 完成PCB布局布线后，进行后仿真验证（包括串扰、电源噪声）
- 样机测试阶段，使用眼图、TDR（时域反射计）等工具实测验证