3、传输线理论：传输线模型、特性阻抗、传播延迟、反射系数、阻抗匹配概念

在信号完整性（SI）工程中，传输线理论是连接“电路设计”与“电磁场行为”的桥梁。当信号的上升沿时间（Tr）小于信号在PCB走线上往返传播时间的6倍（经验法则：走线长度超过 Tr/6 对应的物理长度）时，互连线不能再被视为理想的短路导线，而必须作为具有分布参数的传输线来处理。本章将系统梳理传输线的等效模型、核心参数（特性阻抗、传播延迟）、反射产生的物理机制，以及阻抗匹配的工程实现方法。理解这些概念是进行HyperLynx仿真时设置叠层、约束布线、分析反射与振铃的理论基石。

3.1 传输线的分布式模型与电磁本质

3.1.1 核心原理：从集总参数到分布参数

在低频电路中，导线被视为等电位点，电流在导线上无延迟地流动。然而当信号频率升高（或上升沿变陡）时，导线的寄生电感（L）、相邻导体间的寄生电容（C）、导体自身的电阻（R）以及介质漏电导（G）不能再被忽略。传输线理论将这些分布参数沿走线长度方向连续分布，建立单位长度等效电路。对于PCB上的微带线或带状线，单位长度参数由介质介电常数（εr）、线宽（W）、介质厚度（H）、铜箔厚度（T）等几何与材料参数决定。

在HyperLynx中，我们通常使用2D场求解器（如HyperLynx LineSim）基于叠层参数计算单位长度RLCG矩阵，进而得到特性阻抗与传播延迟。这一步骤是后续所有SI仿真的基础——如果叠层参数设置错误，后续的反射、串扰仿真结果将完全失真。

3.1.2 判断方法：何时必须使用传输线模型

工程上常用临界长度判据：当走线长度 L 大于 Tr / (2 × Td) 时，必须按传输线处理。其中 Tr 为信号上升时间（10%-90%），Td 为传播延迟（约 6 mil/ps 对于 FR4 微带线）。例如，对于 Tr = 1ns 的信号，在 FR4 介质中（Td ≈ 170 ps/inch），临界长度约为 1ns / (2 × 170ps/inch) ≈ 2.94 英寸。若走线超过 3 英寸，就必须考虑反射与阻抗匹配。

3.1.3 案例拆解：DDR3 地址线传输线判定

某DDR3-1600 设计，地址信号上升时间 Tr = 250ps，PCB 采用 FR4 介质，内层带状线 Td ≈ 180 ps/inch。计算临界长度：L_crit = 250ps / (2 × 180ps/inch) ≈ 0.69 英寸。实际布线中，地址线从控制器到DIMM 插槽长度约为 4.5 英寸，远超临界长度。因此必须采用传输线模型，并在末端添加 ODT（片上端接）或并联端接电阻。若按集总参数模型处理，仿真结果将显示严重的振铃，而实际硬件也会出现数据错误。

3.2 特性阻抗与传播延迟的精确计算

3.2.1 核心原理：Z₀ 与 Td 的物理意义

特性阻抗 Z₀ 定义为传输线上行波电压与电流之比，它仅由传输线的几何结构和材料属性决定，与线长无关。对于无耗传输线，Z₀ = √(L/C)。传播延迟 Td = √(L×C)，表示信号沿传输线传播单位长度所需的时间。在PCB设计中，我们通常控制单端走线 Z₀ = 50Ω ±10%，差分走线 Z_diff = 100Ω ±10%。

对于微带线（外层走线），Z₀ 近似公式为：

Z₀ ≈ (87 / √(εr + 1.41)) × ln(5.98H / (0.8W + T))

其中 H 为介质厚度，W 为线宽，T 为铜厚。对于带状线（内层走线），公式为：

Z₀ ≈ (60 / √εr) × ln(4H / (0.67π × (0.8W + T)))

这些公式在 HyperLynx 中已被内置，用户只需输入叠层参数即可自动计算。

3.2.2 操作流程：在 HyperLynx LineSim 中提取参数

1. 打开 LineSim 界面，选择“Stackup”选项卡，定义层叠结构（层数、介质材料、厚度、铜箔粗糙度）。
2. 在“Physical”选项卡中，设置走线所在层、线宽、线距、参考平面。
3. 点击“Calculate”按钮，软件自动计算 Z₀、Td、单位长度 RLCG 参数。
4. 记录计算结果，并与目标阻抗（如 50Ω）对比，调整线宽或介质厚度直至满足要求。

3.2.3 常见误区：忽略介质损耗与频率依赖性

FR4 的介电常数 εr 并非恒定值，在 1GHz 以下约为 4.2，在 5GHz 时可能降至 3.8。同时，介质损耗角正切（tanδ）会导致高频分量衰减增大。在高速设计（如 PCIe Gen4/5、USB3.2）中，必须使用宽带介电模型。HyperLynx 支持 Debye 模型或 Djordjevic-Sarkar 模型来模拟频率相关的 εr 和 tanδ。若使用恒定 εr 进行仿真，传播延迟和阻抗计算结果在高速频段将产生 5%-10% 的误差。

3.3 反射系数与阻抗不连续

3.3.1 核心原理：反射的物理机制

当传输线的瞬时阻抗发生变化时（例如从 50Ω 走线进入 75Ω 连接器，或到达接收端未端接的输入引脚），入射信号的一部分能量被反射回源端，另一部分继续向前传播。反射系数 Γ 定义为反射电压与入射电压之比：

Γ = (Z_L - Z₀) / (Z_L + Z₀)

其中 Z_L 为负载阻抗，Z₀ 为传输线特性阻抗。当 Z_L = Z₀ 时，Γ = 0，无反射；当 Z_L = ∞（开路）时，Γ = +1，全反射且极性相同；当 Z_L = 0（短路）时，Γ = -1，全反射且极性相反。

在时域中，反射信号会叠加在原始信号上，导致过冲（Overshoot）、下冲（Undershoot）和振铃（Ringing）。在 HyperLynx 中，可以通过 TDR（时域反射计）仿真直观地看到阻抗突变点的反射波形。

3.3.2 判断方法：反射对信号完整性的影响

3.3.3 案例拆解：50Ω 走线到 75Ω 连接器的反射

某 HDMI 接口设计中，PCB 走线特性阻抗为 50Ω，但 HDMI 连接器内部引脚特性阻抗为 75Ω。信号从 50Ω 走线进入 75Ω 连接器时，反射系数 Γ = (75-50)/(75+50) = 0.2，即 20% 的能量被反射。对于 3.3V 的信号，反射电压幅值为 0.66V，叠加在原始信号上导致过冲。在 HyperLynx 中仿真该场景，设置驱动端为 3.3V 方波（Tr=200ps），观察接收端波形，可见约 0.6V 的过冲，且振铃持续约 2ns。解决方案：在连接器附近添加串联端接电阻（如 25Ω），使驱动端输出阻抗 + 串联电阻 ≈ 50Ω，同时调整走线阻抗至 62.5Ω 作为折中。

3.4 阻抗匹配的工程实现策略

3.4.1 核心原理：端接拓扑的选择

阻抗匹配的目的是消除反射，使信号能量完全被负载吸收。常见的端接方式包括：

• 串联端接（源端匹配）： 在驱动端串联电阻 Rs，使 Rs + Rout = Z₀。适用于点对点拓扑，功耗低，但接收端仍存在一次反射。
• 并联端接（负载端匹配）： 在接收端并联电阻 Rt = Z₀ 到地或电源。适用于高速总线，但直流功耗较大。
• 戴维南端接： 使用 R1 和 R2 分压网络，等效阻抗等于 Z₀，同时提供直流偏置。常用于 HSTL 接口。
• AC 端接： 串联电容后接地，仅对高频信号匹配，降低直流功耗。

3.4.2 操作流程：在 HyperLynx 中验证端接方案

1. 在 BoardSim 中打开需要分析的网络，设置驱动端 IBIS 模型和接收端 IBIS 模型。
2. 运行“Interactive Simulation”，选择“Reflection”分析类型。
3. 在“Termination”选项卡中，尝试不同的端接拓扑和阻值。
4. 观察接收端波形，检查过冲、振铃、单调性等指标。
5. 使用“Eye Diagram”分析，验证端接方案对眼图张开度的影响。

3.4.3 案例拆解：DDR4 数据线端接优化

某 DDR4-2400 设计，数据线采用点对点拓扑，驱动端为控制器，接收端为 DRAM。初始设计未加端接，仿真显示接收端过冲达 1.2V（VDDQ=1.2V），振铃严重。在 HyperLynx 中尝试三种方案：

最终选择并联 50Ω 到 VTT（VDDQ/2），虽然功耗略高，但信号质量最优，满足 DDR4 规范要求。同时，在 PCB 布局中，端接电阻必须靠近接收端放置，且走线分支长度应小于 200mil，以避免 Stub 效应。

3.4.4 常见误区与总结复盘

本章核心要点：传输线模型是高速设计的基石，特性阻抗和传播延迟决定了信号传播的基本行为；反射系数量化了阻抗不连续的影响；阻抗匹配是消除反射、保证信号完整性的核心手段。在 HyperLynx 中，通过 LineSim 进行阻抗计算、BoardSim 进行反射仿真，可以系统性地验证和优化设计。下一阶段的学习将围绕串扰、时序分析等更复杂的 SI 问题展开，但传输线理论始终是贯穿所有分析的主线。