信号完整性基础：高速SerDes信道中的损耗、串扰、反射、抖动、眼图等核心概念与SI设计目标
高速SerDes（Serializer/Deserializer）系统的信号完整性（Signal Integrity, SI）设计，本质上是管理信道中每一个非理想因素对信号波形的影响。当数据速率从1Gbps提升到56Gbps乃至112Gbps时，信号的上升沿变得极短（通常小于10ps），任何微小的阻抗不连续、介质损耗或耦合效应都会被显著放大，导致接收端无法正确恢复数据。本章将系统梳理SerDes信道中的五大核心SI问题——损耗、串扰、反射、抖动与眼图，并明确SI设计的目标体系。理解这些概念之间的物理关联与工程权衡，是后续进行HFSS建模与仿真优化的前提。
2.1 信道损耗：频率相关的幅度衰减与码间干扰
核心原理
高速信号在PCB介质中传播时，主要经历两类损耗：导体损耗与介质损耗。导体损耗源于铜箔的趋肤效应，在频率升高时电流趋向导体表面流动，有效导电截面积减小，导致串联电阻随频率的平方根增大。介质损耗则源于PCB基材的偶极子极化弛豫，其等效并联电导随频率线性增大，损耗角正切（Df）直接决定了介质损耗的强度。在56Gbps PAM4信号中，奈奎斯特频率（14GHz）处的信道插入损耗通常高达20-35dB，这意味着接收端信号幅度仅为发射端的3%-10%。
损耗的直接后果是信号幅度衰减和波形展宽。当不同频率分量衰减不一致时，脉冲响应被拉长，当前码元的能量泄漏到后续码元，形成码间干扰（ISI）。ISI是限制信道速率提升的首要因素，它导致眼图垂直方向闭合、水平方向抖动增大。
判断方法与工程指标
| 参数 | 定义 | 典型设计目标（56Gbps PAM4） |
|---|---|---|
| 插入损耗 IL（S21） | 信道传输增益，dB | @14GHz > -25dB（含封装与连接器） |
| 回波损耗 RL（S11） | 反射能量与入射能量之比 | @14GHz < -10dB |
| 损耗斜率 | IL随频率的变化率，dB/GHz | 尽量线性，便于均衡器补偿 |
| 3dB带宽 | 增益下降3dB处的频率 | ≥ 0.5 × 波特率 |
案例拆解：25Gbps背板信道损耗预算
某数据中心交换机背板信道总长25英寸，目标速率25Gbps NRZ。初始设计采用常规FR4板材（Dk=4.2，Df=0.018），HFSS仿真显示奈奎斯特频率（12.5GHz）处插入损耗为-28dB，超出预算3dB。分析发现，损耗主要来自介质损耗（占65%）和过孔残桩（占20%）。
优化措施：①将表层走线改为低损耗Megtron 6板材（Df=0.005），介质损耗降低约60%；②对信号过孔实施背钻，去除残桩，消除谐振点；③将走线宽度从5mil加宽至7mil，降低导体电阻。优化后S21在12.5GHz处提升至-19dB，眼高从45mV提升至82mV，BER从1e-8改善至1e-14。
2.2 串扰：耦合噪声的机理与抑制
核心原理
串扰是相邻信号线之间通过电磁场耦合产生的能量传递。根据耦合方向分为近端串扰（NEXT）和远端串扰（FEXT）。NEXT在攻击线信号上升沿期间产生，其幅度与耦合电容和互感相关，持续时间约为信号上升时间的两倍；FEXT则沿受害线同向传播，其幅度随耦合长度增加而线性累积，且与信号上升时间成反比。在差分SerDes系统中，差分线对内的耦合是设计意图，而差分对之间的耦合则是需要抑制的串扰。
判断方法与设计规则
- 间距规则：差分对间中心距 ≥ 3倍线宽（3W规则），或 ≥ 5倍介质厚度（5H规则），可将串扰抑制在-40dB以下。
- 参考平面完整性：相邻层参考平面必须连续，参考平面上的开槽会显著增加串扰。
- 屏蔽与隔离：在敏感信号两侧布设地线（Guard Trace），间距为2W时，可额外提供6-10dB隔离度。
- 层间正交：相邻布线层走线方向正交，可避免平行耦合。
| 串扰类型 | 产生机制 | 频率特性 | 抑制手段 |
|---|---|---|---|
| NEXT | 容性+感性耦合，反向传播 | 高频饱和，与频率无关 | 增大间距、缩短平行长度 |
| FEXT | 容性+感性耦合，同向传播 | 随频率线性增大 | 增加耦合间距、使用低Dk材料、交错布线 |
实战场景：56Gbps PAM4差分对串扰分析
在HFSS中建立四端口模型，包含一对攻击差分线和一对受害差分线。仿真频率范围DC-30GHz，扫描差分线间距从2W到5W。结果显示：当间距为2W时，FEXT在14GHz处为-28dB，导致受害线眼高下降15%；间距增大至4W时，FEXT降至-42dB，眼高恢复至无串扰时的98%。进一步分析发现，串扰的主要耦合路径发生在连接器区域，而非PCB走线。因此，在连接器选型时，需重点考察其引脚排列的隔离设计，并优先选择有接地屏蔽引脚的产品。
2.3 反射：阻抗不连续引起的信号畸变
核心原理
当信号沿传输线传播时，遇到瞬态阻抗变化（如过孔、连接器、走线宽度变化、分支）时，部分能量被反射回源端。反射系数Γ = (Z2 - Z1) / (Z2 + Z1)，其中Z1为入射阻抗，Z2为不连续处阻抗。反射波与入射波叠加，导致信号波形出现过冲、下冲和振铃。在高速SerDes中，反射的影响主要体现在S11参数上，且反射波会在信道中多次弹跳，形成长尾响应，加剧ISI。
判断方法与优化流程
- TDR分析：在HFSS中导入S参数，使用瞬态求解器观察TDR阻抗曲线，定位阻抗突变点。
- 阻抗匹配：确保差分阻抗100Ω±10%，单端阻抗50Ω±10%。
- 过孔优化：使用背钻去除残桩，优化反焊盘尺寸，使过孔阻抗与走线匹配。
- 连接器选型：优先选择阻抗受控的连接器，并关注其引脚区域的参考平面连续性。
案例复盘：28Gbps SerDes反射问题定位
某光模块测试板出现眼图闭合问题，实测眼高仅35mV（目标≥60mV）。HFSS仿真显示S11在7GHz处出现-6dB的谐振峰。通过TDR曲线定位，发现谐振源来自连接器焊盘区域的阻抗突变（实测阻抗75Ω）。进一步检查发现，连接器下方的参考平面被电源分割，导致回流路径被迫绕行，形成感性不连续。解决方案：①在连接器焊盘下方增加地孔阵列，缩短回流路径；②优化反焊盘尺寸，将阻抗提升至95Ω；③在连接器两侧各增加一对去耦电容，抑制电源平面谐振。优化后S11在7GHz处降至-18dB，眼高提升至78mV，误码率从1e-6改善至1e-12。
2.4 抖动：时序不确定性的来源与预算
核心原理
抖动是信号边沿偏离理想时间位置的不确定性，分为随机抖动（RJ）和确定性抖动（DJ）。RJ服从高斯分布，主要来源于热噪声、散粒噪声等，其峰峰值随测量时间增长而增大；DJ由有界机制产生，包括码间干扰（ISI）、串扰、电源噪声和占空比失真。在SerDes系统中，抖动直接影响接收端CDR的采样裕量，是决定BER的关键因素。
抖动预算分配
| 抖动分量 | 来源 | 典型预算（UI） | 抑制手段 |
|---|---|---|---|
| ISI抖动 | 信道损耗与反射 | 0.15 - 0.25 | 均衡器（FFE/DFE） |
| 串扰抖动 | 相邻信号耦合 | 0.05 - 0.10 | 布线隔离、屏蔽 |
| 电源噪声抖动 | PDN阻抗与去耦 | 0.03 - 0.08 | 低阻抗PDN、去耦电容 |
| 随机抖动 | 热噪声、散粒噪声 | 0.02 - 0.05 | 降低系统噪声、提高信号幅度 |
案例说明：PAM4信号抖动分解
在112Gbps PAM4系统中，实测总抖动TJ（@BER=1e-15）为0.35UI，超出预算0.05UI。通过抖动分解，发现DJ占0.28UI，其中ISI抖动占0.20UI，串扰抖动占0.06UI，电源噪声占0.02UI。进一步分析ISI抖动来源，发现信道在28GHz处存在一个-3dB的凹陷，导致PAM4电平间的过渡时间延长。优化措施：①在发射端增加3-tap FFE预加重，补偿信道凹陷；②将接收端DFE抽头数从4增加至6。优化后ISI抖动降至0.12UI，总抖动降至0.27UI，满足系统要求。
2.5 眼图：信号质量的综合度量与设计目标
核心原理
眼图是将接收端信号按码元周期分段叠加后显示的图形。眼图的“眼睛”张开程度直观反映了信号质量：眼高代表电压裕量，眼宽代表时间裕量，眼交叉点的厚度反映抖动大小。对于NRZ信号，眼图只有一个“眼睛”；对于PAM4信号，则有三个堆叠的“眼睛”，分别对应00/01、01/10、10/11电平转换。PAM4的眼高仅为NRZ的1/3，因此对噪声和抖动的容忍度更低。
SI设计目标体系
- 电压裕量：眼高 ≥ 接收端灵敏度 + 3σ噪声（通常要求眼高 ≥ 30mV @ PAM4）。
- 时间裕量：眼宽 ≥ 0.5UI（NRZ）或 ≥ 0.35UI（PAM4）。
- 误码率：BER ≤ 1e-12（系统级），对应Q因子 ≥ 7.0。
- 抖动预算：总抖动 ≤ 0.3UI（含CDR跟踪能力）。
总结复盘：从仿真到设计的核心要点
本章梳理了SerDes信道SI的五大核心问题。在实际项目中，建议遵循以下流程：①使用HFSS提取信道S参数（包括封装、连接器、PCB走线）；②检查S21/S11是否满足预算；③进行TDR分析定位阻抗不连续；④将S参数导入统计仿真工具，计算COM或眼图；⑤若裕量不足，通过参数扫描（如线宽、间距、板材）进行优化；⑥最终通过时域仿真验证BER。需要强调的是，损耗、串扰、反射、抖动和眼图并非孤立问题——损耗加剧ISI抖动，反射导致振铃并增加串扰，串扰同时影响电压和时间裕量。只有建立系统级视角，才能高效完成高速SerDes的SI设计。