3、TMDS传输机制详解：TMDS编码原理（8b/10b）、通道分配、时钟频率、数据岛与视频数据周期、控制周期
TMDS（Transition Minimized Differential Signaling，最小化差分传输信令）是HDMI 1.x/2.0时代最核心的物理层传输机制，也是理解HDMI 2.1 FRL（Fixed Rate Link）演进的基础。TMDS通过三对数据通道（Data Channel 0/1/2）和一对时钟通道（Clock Channel）实现高速串行传输，其编码机制、通道分配和周期调度共同决定了HDMI链路的稳定性和带宽上限。本章将从TMDS编码原理出发，深入剖析8b/10b编码的电气意义、三通道的分配策略、像素时钟与链路速率的关系，以及视频数据周期、数据岛周期和控制周期的调度逻辑，帮助学员建立完整的TMDS传输机制认知框架。
3.1 TMDS 8b/10b编码原理
核心原理：从并行到串行的编码转换
TMDS编码的核心任务是将8位并行数据转换为10位串行码字，通过最小化跳变次数和维持DC平衡来降低电磁干扰（EMI）并提高信号完整性。编码过程分为两级：第一级将8位数据拆分为低5位（D[4:0]）和高3位（D[7:5]），分别进行5b/6b和3b/4b编码；第二级根据运行差异（Running Disparity，RD）选择正负极性码字，确保传输线上的直流分量保持平衡。RD是编码器维护的一个状态变量，表示已发送码字中"1"和"0"数量的累计差值，正值表示"1"偏多，负值表示"0"偏多。编码器根据当前RD值选择码字，使得每个码字发送后RD向零方向回归。
编码规则要点：
- 最小化跳变：优先选择跳变次数少的码字，减少信号翻转频率，降低EMI辐射。
- DC平衡：通过RD控制，保证长时间传输中"1"和"0"的数量基本相等，避免接收端直流偏置漂移。
- 特殊码字：控制信号（CTL0~CTL3）使用固定的10位码字，不参与数据编码，用于标识传输周期边界。
判断方法：如何验证编码正确性
在实际调试中，工程师可以通过示波器观察TMDS差分信号的眼图和跳变密度来判断编码是否正常。正常编码的TMDS信号应呈现清晰的眼图开口，且跳变密度约为50%（即每10位码字中约有5次跳变）。如果跳变密度明显偏高或偏低，说明编码器可能存在配置错误或RD状态机异常。此外，使用HDMI协议分析仪可以解码TMDS码流，直接查看每个通道的码字序列和RD值变化轨迹。
案例拆解：1080p60下的编码负载
以1080p60（1920×1080@60Hz）为例，像素时钟为148.5MHz，每个像素包含24位RGB数据（每通道8位）。TMDS编码器需要将每通道8位数据转换为10位码字，因此每通道串行速率为148.5MHz × 10 = 1.485Gbps。三通道合计带宽为4.455Gbps。在实际传输中，有效视频数据仅占约70%的带宽（剩余为消隐区和数据岛），因此实际有效视频码率约为3.12Gbps。这一计算帮助工程师评估链路余量和信号完整性预算。
经验提醒：在PCB设计时，TMDS差分对的走线长度差应控制在5mil以内，以保证三通道的时序对齐。若通道间skew过大，接收端的时钟恢复电路将无法正确采样，导致画面闪烁或花屏。
3.2 TMDS通道分配与时钟频率
核心原理：三通道分工与时钟通道
TMDS使用三对差分数据通道（Channel 0、Channel 1、Channel 2）和一对差分时钟通道（Clock Channel）。在RGB色彩空间下，通道分配固定为：Channel 0传输蓝色分量（B[7:0]），Channel 1传输绿色分量（G[7:0]），Channel 2传输红色分量（R[7:0]）。时钟通道传输像素时钟（Pixel Clock），接收端通过锁相环（PLL）将像素时钟倍频10倍，作为串行数据的采样时钟。这种"源同步时钟"架构简化了接收端的时钟恢复设计，但也限制了TMDS的最高传输速率——当像素时钟超过340MHz时，信号完整性急剧恶化，这正是HDMI 2.1引入FRL的原因之一。
| 通道 | 传输内容（RGB） | 传输内容（YCbCr 4:2:2） | 典型速率（1080p60） |
|---|---|---|---|
| Channel 0 | 蓝色分量 B[7:0] | Cb/Cr 色度分量 | 1.485 Gbps |
| Channel 1 | 绿色分量 G[7:0] | Y 亮度分量 | 1.485 Gbps |
| Channel 2 | 红色分量 R[7:0] | Y 亮度分量（交替） | 1.485 Gbps |
| Clock Channel | 像素时钟（148.5MHz） | 像素时钟（148.5MHz） | 148.5 MHz |
操作流程：计算链路带宽需求
- 确定像素时钟：根据视频格式查表或计算（如4K60需594MHz像素时钟）。
- 计算单通道速率：像素时钟 × 10 = 单通道串行速率。
- 计算总带宽：单通道速率 × 3 = TMDS总带宽。
- 对比TMDS上限：若总带宽超过HDMI 2.0的18Gbps（即像素时钟超过600MHz），则需考虑FRL模式。
风险提示：当像素时钟超过340MHz时，TMDS信号的眼图余量显著下降，PCB走线损耗和连接器串扰成为主要瓶颈。此时即使带宽计算满足要求，实际传输也可能因信号质量不足而失败。建议在4K60及以上分辨率时优先考虑FRL模式。
3.3 视频数据周期、数据岛周期与控制周期
核心原理：三种周期的调度逻辑
TMDS传输在时间轴上被划分为三种周期：视频数据周期（Video Data Period）、数据岛周期（Data Island Period）和控制周期（Control Period）。视频数据周期传输有效像素数据，占据大部分水平扫描时间；数据岛周期传输音频数据、辅助数据（如InfoFrame、EDID扩展）和HPD状态，位于水平消隐区的前后沿；控制周期传输CTL0~CTL3控制信号，用于标识周期边界和同步状态。三种周期通过特定的前导码（Preamble）进行切换，接收端通过检测前导码识别当前周期类型。
判断方法：识别周期边界
在协议分析仪上，可以通过以下特征识别周期类型：
- 视频数据周期：以视频前导码（Video Preamble）开始，数据为像素值，通道0/1/2分别对应B/G/R。
- 数据岛周期：以数据岛前导码（Data Island Preamble）开始，数据为打包的辅助包（Packet），包含包头和校验和。
- 控制周期：CTL0~CTL3信号有效，数据通道传输固定的控制码字（如"1101010100"）。
案例拆解：音频数据在数据岛中的传输
以HDMI传输LPCM 2.0音频（48kHz采样率、16位量化）为例，音频数据被封装为Audio Clock Regeneration（ACR）包和Audio Sample包，在数据岛周期中传输。每个音频帧包含192个采样，分布在多个数据岛周期中。数据岛周期使用4位包头（Header）和32位子包（Subpacket）结构，通过BCH纠错码保护。在实际调试中，若音频出现断续或杂音，通常是因为数据岛周期中的音频包丢失或校验失败，此时应检查TMDS链路误码率和数据岛周期长度配置。
周期调度总结：
| 周期类型 | 传输内容 | 时间位置 | 前导码 |
|---|---|---|---|
| 视频数据周期 | 有效像素（RGB/YCbCr） | 水平有效区 | 视频前导码（8位） |
| 数据岛周期 | 音频包、InfoFrame、辅助数据 | 水平消隐区（前后沿） | 数据岛前导码（8位） |
| 控制周期 | CTL0~CTL3控制信号 | 消隐区剩余部分 | 无（固定码字） |
常见误区与复盘
误区一：认为TMDS编码是简单的8b/10b查表映射。实际上，编码器需要根据RD状态动态选择码字，且控制码字与数据码字使用不同的编码表，不能混用。
误区二：忽略时钟通道的抖动要求。时钟通道的抖动直接影响所有数据通道的采样精度，在长线缆传输中，时钟抖动是导致误码的主要原因之一。
误区三：将数据岛周期视为可选项。实际上，HDMI强制要求每个视频帧至少包含一个数据岛周期用于传输InfoFrame，否则接收端无法正确显示画面。
复盘建议：在HDMI兼容性测试中，建议使用协议分析仪同时监测三通道的码字同步状态和RD值变化。若发现RD值持续偏离零值，说明编码器DC平衡控制异常，应检查编码器配置或固件版本。对于4K60及以上分辨率，建议直接采用FRL模式，避免TMDS在极限速率下的信号完整性风险。