3、半桥拓扑与寄生电感：半桥电路工作原理、寄生电感来源（键合线、PCB走线、封装）及等效模型

GaN功率器件以其极低的栅极电荷和输出电容，实现了远超Si MOSFET的开关速度（dV/dt可达100V/ns以上）。然而，高速开关带来的副作用是：任何微小的寄生电感都会在电流换向瞬间产生显著的电压过冲（ΔV = L·di/dt），轻则增加开关损耗，重则击穿器件或引发振铃干扰。理解半桥拓扑的工作原理、寄生电感的物理来源及其等效模型，是进行GaN半桥布局优化的理论基础。本章将系统拆解半桥的工作机制、寄生电感的三大来源，并建立可用于工程计算的等效电路模型。

3.1 半桥电路工作原理与换向过程

3.1.1 核心原理：半桥的基本工作状态

半桥拓扑由高侧开关管Q1（High-Side, HS）和低侧开关管Q2（Low-Side, LS）串联构成，中间节点为开关节点SW。两个开关管互补导通（需加入死区时间防止直通），通过交替将SW节点连接到VIN或PGND，实现电压方波输出。输出端接LC滤波器后即可得到稳定的直流电压（Buck变换器），或直接驱动感性负载（如电机驱动、Class-D音频功放）。

在GaN半桥中，由于器件无体二极管，反向导通时依靠反向导通特性（V_SD ≈ 2V），因此死区时间内电流通过沟道反向导通，这要求驱动时序更加精确。半桥的换向过程（Commutation）是寄生电感影响最集中的阶段：当Q1关断、Q2开通时，负载电流从Q1路径切换到Q2路径，电流变化率di/dt可达1~10 A/ns，此时任何寄生电感都会产生电压尖峰。

3.1.2 换向过程与电流路径分析

以Buck变换器为例，稳态工作时存在两种开关状态：

• 状态1（Q1导通，Q2关断）：电流从VIN经Q1流向SW节点，再经电感L流向负载。此时Q2承受反向电压（V_DS2 ≈ VIN）。
• 状态2（Q1关断，Q2导通）：电感电流续流，经Q2（或死区时间内经Q2反向导通）流向负载。此时Q1承受正向电压（V_DS1 ≈ VIN）。

在Q1关断瞬间，Q1的电流迅速下降，而Q2的电流同步上升。由于功率回路中存在寄生电感L_loop（包括Q1的漏极电感L_d1、源极电感L_s1，Q2的漏极电感L_d2、源极电感L_s2，以及PCB走线电感），电流的急剧变化会在这些电感两端产生感应电动势：

V_DS1(max) = VIN + (Ld1 + Ls1 + Lloop) × di/dt

当di/dt = 5 A/ns、总寄生电感L = 2 nH时，仅寄生电感引起的电压过冲就达10V。对于650V的GaN器件，若VIN = 400V，10V过冲尚可接受，但当L增大到5nH时，过冲达25V，加上振铃峰值可能超过器件的额定电压，导致雪崩击穿。

3.1.3 死区时间与反向导通

为防止Q1和Q2同时导通造成直通短路，必须在两个开关管的驱动信号之间插入死区时间（Dead Time）。在死区期间，电感电流通过Q2的反向导通沟道续流。GaN器件的反向导通压降较高（约2~3V），且反向恢复电荷Q_rr几乎为零，因此死区时间可以设置得比Si MOSFET更短（典型值5~20ns），但过短的死区又可能引发直通风险。死区期间的电流路径同样经过寄生电感，影响SW节点的电压变化率。

3.2 寄生电感的三大来源与物理机制

3.2.1 键合线/铜夹片电感（封装内部）

GaN器件内部，功率芯片（Die）与封装引脚之间通过键合线（Bond Wire）或铜夹片（Copper Clip）连接。键合线是寄生电感的第一来源：

• 键合线电感量：典型金线或铜线键合的电感约为0.5~1.5 nH/mm，一根2mm长的键合线就有1~3nH的电感。对于大电流GaN器件，通常采用多根键合线并联（如4~8根），并联后电感量可降低30%~50%。
• 铜夹片优势：新型GaN封装（如GaN Systems的GaNPX™、EPC的WLCSP）采用铜夹片或直接覆铜技术，将芯片与引脚之间的连接从"细线"变为"宽铜片"，电感可降至0.3~0.5nH，同时散热性能更优。
• 共源电感（Common Source Inductance）：源极键合线同时承载功率电流和栅极驱动回流电流。当功率电流变化时，在共源电感上产生的压降会抵消部分栅极驱动电压，导致开关速度变慢。这是GaN驱动设计中必须消除的关键寄生参数。

3.2.2 PCB走线电感（板级互连）

PCB走线是寄生电感的第二大来源，也是布局设计中最可控的部分。走线电感的计算遵循以下经验公式：

L_trace ≈ 0.8 ~ 1.2 nH/cm（对于宽度0.5~1mm、距回流层0.2mm的走线）

走线电感与以下因素相关：

• 走线长度：电感与长度近似成正比，每厘米走线约贡献1nH电感。因此，功率回路走线应尽可能短。
• 走线宽度：增加宽度可略微降低电感（但效果有限，因为电感主要由回路面积决定）。
• 回流路径：电流总是沿最小阻抗路径回流。如果功率走线下方没有完整的回流地平面，回流路径将被迫绕行，形成巨大的回路面积，电感急剧增大。
• 多层板叠层：将功率走线布置在表层，回流层紧邻其下（间距0.1~0.2mm），可形成"三明治"结构，利用镜像效应将回路电感降至最低。

3.2.3 封装引线/框架电感（器件级）

封装本身的引线框架（Lead Frame）和引脚（Lead）也贡献寄生电感。传统TO-220封装因引脚较长，封装电感可达2~5nH；而QFN（Quad Flat No-lead）封装引脚极短，封装电感可控制在0.5~1nH。对于GaN器件，主流封装包括：

3.3 半桥寄生电感等效模型

3.3.1 完整等效电路模型

将上述寄生电感整合到半桥拓扑中，可得到如图3-1所示的等效模型。该模型包含以下关键寄生参数：

• L_d1、L_s1：高侧管的漏极和源极寄生电感（含封装+键合线）
• L_d2、L_s2：低侧管的漏极和源极寄生电感
• L_loop：功率回路PCB走线电感（含输入电容到桥臂的走线）
• L_g1、L_g2：栅极驱动回路的寄生电感（影响开关速度）

在工程计算中，通常将功率回路的总寄生电感简化为一个集中参数L_total：

L_total = Ld1 + Ls1 + Ld2 + Ls2 + Lloop

该集中电感位于半桥的功率回路中，与输入电容C_in构成LC谐振回路。当开关管快速切换时，该回路会产生高频振铃，振铃频率为：

f_ring = 1 / (2π × √(L_total × C_oss))

其中C_oss为开关管输出电容。对于GaN器件，C_oss很小（典型值50~200pF），即使L_total仅为2nH，振铃频率也高达250~500MHz，远超传导EMI测试范围（150kHz~30MHz），但会通过辐射方式产生高频EMI。

3.3.2 共源电感的特殊影响

共源电感L_s（即源极寄生电感同时位于功率回路和栅极驱动回路中）对GaN开关行为有独特影响。当功率电流变化时，L_s上产生的感应电压为：

V_Ls = Ls × di/dt

该电压与栅极驱动电压方向相反，等效于降低了栅极驱动电压的有效幅值：

V_gs_eff = V_drive - Ls × di/dt

当di/dt = 5A/ns、L_s = 0.5nH时，V_Ls = 2.5V。对于驱动电压为5V的GaN器件，有效栅极电压仅剩2.5V，可能导致器件无法完全导通或开关速度严重受限。因此，GaN器件普遍采用开尔文源极（Kelvin Source）连接，将功率源极和驱动源极分开，使驱动回路不经过功率电流路径，从而消除共源电感的影响。

3.3.3 模型在仿真与计算中的应用

该等效模型可直接用于：

1. 电压过冲估算：根据开关电流变化率di/dt和总寄生电感L_total，估算V_DS峰值电压，判断是否超过器件额定值。
2. 振铃频率预测：结合C_oss计算振铃频率，评估EMI风险和驱动电路稳定性。
3. 开关损耗分析：寄生电感存储的能量（½LI²）在开关过程中耗散，增加开关损耗。通过模型可量化这部分损耗。
4. 布局优化指导：通过对比不同布局方案的L_total，选择最优布局。

3.4 案例拆解：650V GaN半桥的寄生电感优化实战

3.4.1 项目背景与初始设计

某3kW服务器电源模块采用650V GaN半桥（Q1/Q2为GaN Systems GS66516T，封装GaNPX®），开关频率500kHz，VIN=400V，输出48V/62.5A。初始PCB布局采用传统两层板设计，功率回路走线长度约3cm，未优化回流路径。

3.4.2 初始测试现象与问题定位

样机测试时发现以下异常：

• Q1的V_DS电压尖峰达480V（超过额定值650V的70%裕量要求，但振铃峰值达520V，接近击穿风险）
• SW节点振铃频率约180MHz，幅度±40V
• 传导EMI在30~50MHz频段超标6dB
• Q1壳温比仿真预期高15°C

通过阻抗分析仪测量功率回路电感，L_total = 6.8nH（远超2nH目标）。进一步拆解：

3.4.3 优化方案与实施步骤

针对PCB走线电感占比过高的问题，实施以下优化：

1. 改为四层板叠层：将功率回路布置在顶层，第二层为完整地平面（回流层），间距0.1mm。利用镜像效应将走线电感降低约40%。
2. 缩短功率回路长度：将Q1、Q2、输入电容C_in（4×2.2μF MLCC）呈"L"形紧凑布局，功率回路面积从320mm²缩小至85mm²。
3. 输入电容紧贴桥臂：将C_in放置在Q1漏极和Q2源极正上方，通过多个过孔并联连接，减少引脚电感。
4. 增加RC吸收电路：在SW节点对PGND之间并联RC（R=2.2Ω，C=470pF），抑制高频振铃。

3.4.4 优化结果与复盘

优化后重新测试：

• L_total从6.8nH降至1.9nH（降幅72%）
• Q1的V_DS尖峰从480V降至425V，振铃幅度从±40V降至±12V
• 振铃频率从180MHz升至350MHz（能量更高频，更易被吸收）
• 传导EMI在30~50MHz频段裕量提升至8dB
• Q1壳温降低8°C（开关损耗减少）

复盘经验：（1）PCB走线电感是半桥寄生电感的主要来源，优化布局比更换封装更有效；（2）四层板叠层设计是降低回路电感的"第一板斧"；（3）RC吸收电路只能抑制振铃，不能消除振铃根源，必须从源头减少寄生电感；（4）测量L_total时需使用专用夹具，排除测试线缆电感干扰。

3.5 常见误区与设计总结

3.5.1 常见误区

• 误区一：只关注功率回路电感，忽略栅极回路。栅极回路寄生电感与GaN的低阈值电压结合，可能导致栅极振铃和误开通。栅极走线应短而粗，并使用开尔文连接。
• 误区二：认为增加铜箔宽度能大幅降低电感。实际上，走线电感主要由回路面积决定，而非走线宽度。将走线宽度从1mm增加到3mm，电感仅降低约15%；而将回流层从0.5mm间距缩短到0.1mm，电感可降低50%以上。
• 误区三：忽视输入电容的摆放位置。输入电容必须紧贴半桥桥臂，否则其引脚电感会串联进功率回路。多个小封装MLCC并联优于单个大封装电容。
• 误区四：认为寄生电感只影响电压过冲。寄生电感还影响开关损耗、EMI、栅极驱动稳定性和系统可靠性，需要全面评估。

3.5.2 设计总结

本章从半桥工作原理出发，系统分析了寄生电感的三大来源（键合线、PCB走线、封装），建立了包含功率回路电感和共源电感的等效模型。核心要点总结如下：