4、高速串行收发器硬件架构：剖析FPGA内嵌高速收发器的物理层结构
FPGA内嵌的高速串行收发器（SerDes）是连接数字逻辑世界与物理模拟信号的桥梁。无论是PCIe、10G以太网、JESD204B还是SATA，其物理层（PHY）的实现都依赖于收发器内部一系列精密的模拟与混合信号电路。本章将深入剖析收发通道、PLL、CDR、模拟前端、驱动器和接收器的具体作用，帮助工程师建立从引脚到比特流的完整硬件认知。
4.1 收发通道整体架构与信号流向
FPGA内嵌的高速收发器通常以Quad为单位组织，每个Quad包含4个完整的收发通道（Channel）以及若干共享资源。每个通道独立完成串行数据的发送与接收，而PLL、参考时钟缓冲、校准逻辑等资源则在Quad内共享。这种架构在保证通道独立性的同时，有效降低了功耗和面积开销。
发送通道的核心任务是将FPGA内部并行数据转换为高速串行比特流。其数据路径依次经过：并行数据接口（TXDATA）→ 可选的8B/10B或64B/66B编码 → 并串转换器（Serializer）→ 发送驱动器（TX Driver）→ 差分输出引脚。发送时钟由TX PLL提供，该PLL可以锁定到外部参考时钟或FPGA内部时钟网络。接收通道则执行相反的操作：差分输入引脚 → 模拟前端（AFE）→ 时钟与数据恢复（CDR）→ 串并转换器（Deserializer）→ 解码 → 并行数据接口（RXDATA）。
值得注意的是，收发通道并非完全对称。接收通道需要处理信号在传输介质中受到的衰减、反射和串扰，因此其模拟前端比发送驱动器复杂得多。发送通道的主要挑战在于保证输出信号的电压摆幅、上升/下降时间以及预加重/去加重能力，而接收通道则需要在极低的信噪比下恢复出正确的数据和时钟。
4.2 核心模块功能深度解析
4.2.1 发送驱动器（TX Driver）与模拟前端（RX AFE）
发送驱动器通常采用CML（电流模式逻辑）结构，通过控制尾电流源和并联电阻来调整差分输出电压摆幅（典型值400mV~1000mV）。驱动器还集成了预加重（Pre-emphasis）功能，即在发送跳变沿时额外增加瞬态电流，以补偿传输线的高频损耗。预加重的强度通常以dB为单位配置，例如3.5dB、6dB等。实际工程中，预加重参数需要根据PCB走线长度和介质损耗进行扫频优化。
接收模拟前端包含一个可编程增益放大器（PGA）和连续时间线性均衡器（CTLE）。CTLE通过在高频段提升增益来抵消传输线的低通效应。现代收发器还支持判决反馈均衡（DFE），用于消除符号间干扰（ISI）。DFE通常有5~10个抽头，每个抽头的系数由自适应算法在训练阶段自动调整。对于超过25Gbps的链路，模拟前端的设计难度急剧增加，通常需要引入基于ADC的接收机架构。
4.2.2 PLL与时钟分配网络
收发器中的PLL分为发送PLL（TX PLL）和接收PLL（RX PLL）。TX PLL负责将参考时钟倍频到所需的串行数据速率。例如，对于10.3125Gbps的10G以太网，若参考时钟为156.25MHz，则PLL需要实现66倍的倍频。PLL的核心是压控振荡器（VCO），在FPGA收发器中通常采用LC-VCO以获得更低的相位噪声。VCO的工作频率范围决定了收发器支持的线速率范围。
时钟分配网络必须保证到达每个通道的时钟偏斜（Skew）最小。Xilinx UltraScale系列中，每个Quad内的4个通道共享一个PLL输出，通过H树或鱼骨形分布网络进行分配。设计时需注意：参考时钟的抖动（Jitter）直接影响PLL的输出相位噪声，因此参考时钟通常要求使用专用的差分时钟引脚输入，并经过片内AC耦合和滤波。
4.2.3 CDR（时钟与数据恢复）
CDR是接收通道最关键的模块，其任务是从接收到的数据流中提取时钟信号，并用该时钟对数据进行重定时采样。CDR有两种基本架构：基于PLL的CDR和基于过采样的CDR。前者利用鉴相器比较数据边沿与本地时钟相位，通过环路滤波器控制VCO；后者则使用多相时钟对数据进行多次采样，通过数字算法选择最佳采样点。
CDR的环路带宽是一个关键设计参数。环路带宽越宽，锁定速度越快，但对输入抖动的抑制能力越差；带宽越窄，抖动抑制越好，但锁定时间变长。典型应用中，CDR环路带宽设置为数据速率的1/500~1/1000。例如，10Gbps速率下，环路带宽约为10~20MHz。CDR还需要处理连续相同比特（如长串的0或1）导致的无跳变问题，因此物理层通常要求数据经过加扰或8B/10B编码以保证足够的跳变密度。
4.3 收发器配置与调试方法
在实际工程中，配置收发器通常遵循以下流程：
- 确定线速率与协议：根据应用需求（如PCIe Gen3、10G-KR）确定串行速率、编码方式、参考时钟频率。
- 选择PLL类型与分频系数：在Vivado或Quartus的收发器配置界面中，输入参考时钟频率和目标线速率，工具会自动计算PLL倍频系数和分频器设置。
- 配置发送均衡参数：根据PCB走线长度设置预加重和去加重强度。初始值可设为0dB，后续通过眼图测试逐步调整。
- 配置接收均衡参数：启用自适应EQ（CTLE+DFE），或手动设置固定增益。对于已知的短走线（<5英寸），可关闭DFE以降低功耗。
- 设置参考时钟输入：选择差分参考时钟引脚，并配置片上终端电阻（通常为100Ω差分）。
- 运行IBERT测试：使用FPGA厂商提供的IBERT（集成误码率测试）工具进行环回测试，验证收发通道的误码率（BER）是否满足要求（通常要求<1E-15）。
调试过程中，最常用的手段是眼图扫描。通过IBERT的扫描功能，可以绘制出接收端的眼图轮廓，直观地看到电压裕量和时间裕量。若眼图开口较小，应优先调整接收端的CTLE增益，再考虑发送端的预加重。
4.4 实战案例：10G以太网链路调试
背景与约束：某数据采集板卡需要实现FPGA与交换芯片之间的10G-KR链路，PCB走线长度为12英寸，使用Megtron6板材，过孔数为4个。系统要求BER<1E-15，且功耗预算紧张。
初始现象：首次上电后，链路无法建立，物理层状态机停留在Training状态。使用IBERT环回测试（内部环回）时误码率为0，但外部环回（通过PCB走线）误码率高达1E-6。
分析过程：内部环回正常说明FPGA收发器本身工作正常，问题出在PCB通道上。12英寸走线在10.3125Gbps速率下的插入损耗约为-8dB，加上过孔阻抗不连续，导致接收端眼图完全闭合。使用IBERT的眼图扫描功能，发现接收端电压裕量仅为15mV（正常应大于50mV）。
实际操作步骤：
- 将发送端预加重从0dB调整为3.5dB，观察眼图变化，电压裕量提升至25mV。
- 启用接收端CTLE，设置增益为6dB，眼图进一步张开，电压裕量达到40mV。
- 启用DFE（5个抽头），经过自适应训练后，电压裕量稳定在65mV，时间裕量达到0.35UI。
- 将TX驱动摆幅从600mV提升至800mV，最终BER达到1E-15以下。
结果与复盘：通过组合调整发送预加重、接收CTLE和DFE，成功建立了稳定链路。功耗增加了约80mW，但在预算范围内。经验是：对于长走线，DFE是必须的，仅靠CTLE无法完全消除ISI；同时，发送预加重对近端串扰的改善有限，应优先优化接收端均衡。
4.5 常见误区与设计要点
误区1：忽略参考时钟的抖动要求。许多工程师使用普通晶振作为参考时钟，导致PLL输出相位噪声恶化。对于10Gbps以上速率，参考时钟的RMS抖动应小于1ps（12kHz~20MHz积分范围）。
误区2：盲目使用最大均衡强度。过强的CTLE会放大高频噪声，过强的预加重会增加EMI辐射。均衡参数应通过眼图扫描确定，而非经验值。
误区3：忽视电源完整性。收发器的模拟电源（AVDD）对噪声极其敏感，电源纹波应控制在10mV以内。建议使用独立的LDO或低噪声DC-DC为收发器供电，并在引脚附近放置100nF+4.7uF去耦电容。
设计建议：在PCB布局时，收发器差分对走线应保持100Ω±10%差分阻抗，并确保P/N等长（误差<5mil）。参考时钟走线应远离高速数据线，避免串扰。建议在收发器附近预留IBERT测试点，便于板级调试。
下表总结了收发器各模块的关键参数与调试关注点：
| 模块 | 关键参数 | 典型值/范围 | 调试关注点 |
|---|---|---|---|
| TX驱动器 | 输出电压摆幅 | 400~1000mV | 摆幅过大增加EMI，过小降低信噪比 |
| TX预加重 | 增益/频率 | 0~6dB | 与走线损耗匹配，避免过冲 |
| RX CTLE | 低频增益/高频提升 | 0~12dB | 过高放大噪声，过低无法补偿损耗 |
| RX DFE | 抽头数/系数 | 1~10 taps | 自适应训练时间，系数收敛稳定性 |
| CDR | 环路带宽 | 速率/500~1000 | 带宽过宽抖动大，过窄锁定慢 |
| PLL | VCO频率范围 | 取决于器件 | 确保线速率在VCO范围内 |
理解收发器的硬件架构是进行高速链路设计的基础。工程师需要掌握每个模块的功能边界和相互影响，才能在实际调试中快速定位问题。下一层次的知识——如编码方式、通道绑定和协议状态机——都建立在本章所述的物理层结构之上。