存储器基础：DRAM、SRAM、DDR4、HBM的基本原理、存储单元结构、读写时序、带宽与延迟概念

在FPGA开发中，存储器控制器的设计质量直接决定了系统的数据处理吞吐率与实时性。无论是图像采集、网络报文转发，还是AI推理加速，DDR4与HBM几乎成为高性能系统的标配。然而，许多工程师在编写控制器代码时，往往只关注状态机跳转，却忽略了存储介质本身的物理特性与时序约束，导致系统在极限带宽下出现偶发数据错误或严重的延迟抖动。本章将从存储单元的基本结构出发，系统梳理DRAM、SRAM、DDR4与HBM的工作原理、读写时序、带宽与延迟的量化关系，为后续控制器设计打下坚实的物理认知基础。

上图展示了存储器层次中各类存储器的核心差异与FPGA控制器设计的关键路径。从存储单元结构到读写时序，再到带宽与延迟的权衡，每一个环节都直接影响控制器的架构决策。下面我们将逐一深入剖析。

2.1 存储单元结构：从锁存器到电容的物理本质

2.1.1 SRAM的6T锁存器结构

SRAM（静态随机存取存储器）的核心存储单元由6个晶体管（6T）构成，其中4个晶体管组成两个交叉耦合的反相器，形成正反馈锁存结构，另外2个晶体管作为访问管，由字线（WL）控制连接位线（BL和BL#）。由于锁存器具有双稳态特性，只要电源持续供电，数据就能稳定保存，无需刷新操作。这种结构的优势在于访问速度快，读写延迟通常在1-2ns以内，且时序控制简单，非常适合作为FPGA内部的Block RAM或寄存器堆。

然而，6T结构也带来了面积代价：每个存储位需要6个晶体管，相比DRAM的1T1C结构，集成密度低得多。在FPGA中，BRAM通常以18Kb或36Kb为基本块，采用SRAM工艺实现，其读写时序由FPGA厂商的硬核IP保证，用户只需关注接口时序即可。

2.1.2 DRAM的1T1C电容存储

DRAM（动态随机存取存储器）的存储单元仅由1个晶体管和1个电容（1T1C）组成。数据以电荷形式存储在电容中，电容充电代表逻辑"1"，放电代表逻辑"0"。由于电容存在漏电现象，电荷会逐渐流失，因此DRAM必须周期性刷新（通常每64ms刷新所有行）。读取操作是破坏性的——读出时电容放电，数据被破坏，因此读后必须立即回写（预充电）。

DRAM的集成密度远高于SRAM，单颗芯片容量可达16Gb甚至更高，成本也更低。但访问延迟显著增加，典型tRCD（行激活到列读取延迟）为12-15ns，CL（CAS延迟）为10-15ns。此外，DRAM的时序参数众多，包括tRP（预充电时间）、tRC（行周期时间）、tRAS（行激活时间）等，控制器必须严格遵循这些时序约束。

2.1.3 DDR4与HBM的Bank架构

DDR4 DRAM内部采用Bank组（Bank Group）架构，每个Rank包含4或8个Bank组，每个Bank组包含4个Bank。这种设计允许不同Bank组之间的并行访问，从而提升带宽利用率。HBM（高带宽存储器）则采用3D堆叠技术，通过TSV（硅通孔）将多个DRAM die垂直堆叠，每个堆叠层拥有独立的Bank和通道，配合微凸块实现超宽位宽（如1024位），从而获得极高的带宽。

特性	SRAM	DDR4	HBM2e
存储单元	6T锁存器	1T1C电容	1T1C电容+TSV
刷新需求	无	64ms周期	64ms周期
典型容量	≤几十Mb	4-64GB	8-24GB
位宽	可配置	64位/通道	1024位
数据率	≤500MHz	1600-3200MT/s	3.2-4.8Gbps/pin
访问延迟	1-2ns	15-25ns	20-30ns
成本	高	低	中高

2.2 读写时序：从命令到数据的完整流程

2.2.1 DDR4的基本读写时序

DDR4的每一次读写操作都遵循"激活（ACT）→ 读/写（RD/WR）→ 预充电（PRE）"的基本流程。控制器首先发送ACT命令，同时提供行地址（BA和A[15:0]），将目标行激活到Sense Amplifier中。经过tRCD延迟后，发送RD或WR命令及列地址，数据在CL（读）或WL（写）延迟后出现在DQ总线上。完成突发传输后，经过tRAS时间，发送PRE命令关闭当前行，再经过tRP时间后才能激活下一行。

// DDR4读操作时序参数示例（DDR4-2400，CL=17）
tRCD = 13.75ns  // 行激活到列命令
CL   = 14.17ns  // 列命令到数据输出
tRP  = 13.75ns  // 预充电时间
tRAS = 35ns     // 行激活时间
tRC  = tRAS + tRP = 48.75ns  // 行周期

实际工程中，控制器必须处理Bank冲突——当连续访问同一Bank的不同行时，需要先预充电再激活，这会引入额外的tRP+tRCD延迟。因此，高效的Bank调度策略（如Bank交错、Bank组轮询）是提升带宽利用率的关键。

2.2.2 HBM的伪通道与时序特性

HBM将存储阵列划分为多个伪通道（Pseudo Channel），每个伪通道拥有独立的时序状态机。HBM2e每个堆叠层包含16个伪通道，每个伪通道位宽64位，总位宽1024位。HBM的时序参数与DDR4类似，但由于堆叠结构，其tRCD和CL通常略高（约15-20ns），但凭借超宽位宽，带宽优势极为明显。

HBM的刷新管理更为复杂：由于堆叠层多，刷新操作需要逐层进行，且刷新命令可以并行发送到不同层。控制器需要设计高效的刷新仲裁机制，避免刷新风暴影响正常读写。

2.3 带宽与延迟：量化分析与设计权衡

2.3.1 带宽的计算公式

存储器的理论带宽由数据率、位宽和通道数共同决定：

带宽(GB/s) = 数据率(MT/s) × 位宽(bit) / 8 / 1000

以DDR4-2400为例，64位位宽单通道：2400 × 64 / 8 / 1000 = 19.2GB/s。HBM2e每个堆叠层1024位，数据率3.2Gbps：3.2 × 1024 / 8 = 409.6GB/s（单层），4层堆叠则可达1.6TB/s。

然而，实际有效带宽通常只有理论值的60%-80%。主要损耗来自：Bank冲突导致的预充电惩罚、刷新操作占用的时间（约2%-5%）、读写切换时的总线周转时间、以及地址映射不均匀导致的局部热点。

2.3.2 延迟的组成与优化

存储器访问延迟由多个部分组成：命令传输延迟、行激活时间（tRCD）、列访问时间（CL）、数据传输时间（突发长度/数据率）以及预充电时间（tRP）。对于随机小数据块访问，延迟主要由tRCD+CL+tRP决定；对于大数据块连续访问，延迟影响较小，带宽成为主导因素。

在FPGA设计中，可以通过以下方式优化延迟：

• Bank交错：将连续地址映射到不同Bank，隐藏预充电延迟
• 写合并：将多个小写请求合并为突发写，减少总线周转
• 预取策略：根据访问模式提前激活可能访问的行
• 关键数据优先：在控制器中实现优先级队列，确保实时性要求高的数据先被处理

2.4 案例拆解：DDR4控制器Bank调度优化实战

某视频处理系统使用FPGA连接DDR4-2400，位宽64位，需要同时处理4路1080p60视频流的帧缓冲。初始设计采用简单的顺序地址映射，实测有效带宽仅11.2GB/s（理论值19.2GB/s的58%），且延迟抖动达到±8μs，导致视频帧丢失。

通过分析访问模式发现：4路视频流分别写入4个不同的帧缓冲区，每路以行扫描顺序写入，行大小为1920×3字节（RGB888）。由于地址映射未考虑Bank交错，多路视频流频繁访问同一Bank的不同行，导致大量预充电冲突。

优化方案：

1. 将地址位[8:6]映射到Bank组，地址位[5:3]映射到Bank，确保相邻行落在不同Bank组
2. 为每路视频流分配独立的Bank组，避免跨流冲突
3. 在控制器中增加写合并缓冲，将同一行的多个写请求合并为一次突发写

优化后，有效带宽提升至15.6GB/s（81%），延迟抖动降至±1.2μs，视频流稳定运行。代价是控制器逻辑增加了约15%的LUT资源，但换来了显著的性能提升。

2.5 总结与设计要点

本章从存储单元物理结构出发，梳理了SRAM、DRAM、DDR4与HBM的核心差异。设计FPGA存储器控制器时，应牢记以下要点：

• SRAM适合小容量高速缓存，DDR4适合大容量主存，HBM适合超高带宽场景
• DRAM的刷新、预充电、Bank冲突是影响带宽和延迟的主要因素
• 带宽与延迟需要根据应用场景权衡——连续流数据关注带宽，随机小数据关注延迟
• 地址映射策略直接影响Bank利用率，应结合访问模式设计
• 使用IP核时仍需理解底层时序，以便进行参数调优和故障排查