4、硬件实现预备知识：定点数表示、二进制补码、数据位宽与量化误差分析

CORDIC 算法的本质是迭代旋转，其硬件实现的核心挑战并非算法本身，而是如何在有限的硬件资源下，用离散的二进制数值去逼近连续的实数运算。与软件实现中天然使用 IEEE-754 浮点数不同，FPGA 或 ASIC 中的浮点运算单元面积大、延迟高、功耗高，在 CORDIC 这类对吞吐率和资源敏感的运算中几乎不被采用。因此，定点数表示、二进制补码以及位宽与量化误差的权衡，构成了 CORDIC 硬件实现的第一道门槛。本章将系统梳理这些预备知识，为后续的流水线设计、迭代次数选择与精度调优奠定数学与工程基础。

上图展示了 CORDIC 硬件实现中数据通路的完整知识框架。从输入数据的定点化表示，到迭代核心的运算，再到输出结果的解读，每一步都受到位宽选择与量化误差的影响。下面我们将逐一深入剖析这些关键环节。

4.1 定点数表示：Qm.n 格式与动态范围

核心原理：定点数表示的核心思想是约定一个固定的二进制小数点位置，用整数运算来模拟实数运算。在硬件中，这意味着一根 N 位宽的信号线，其每一位的权重是固定的 2 的幂次。最常用的表示方法是 Qm.n 格式，其中 m 表示整数部分位数（不含符号位），n 表示小数部分位数，总位宽 W = 1（符号位）+ m + n。例如，Q1.14 表示 1 位符号位、1 位整数位、14 位小数位，总位宽 16 位，能表示的范围是 [-2, 2-2⁻¹⁴]，精度为 2⁻¹⁴ ≈ 0.000061。

判断方法：选择 Qm.n 格式时，需要遵循两个基本原则：动态范围优先和精度满足需求。首先，根据输入数据的最大值确定整数位宽 m，确保不会发生溢出。对于 CORDIC 算法，输入角度通常归一化到 [-π, π] 或 [-1, 1] 区间，输出 cos/sin 值在 [-1, 1] 之间，因此 m 通常取 1 或 2 即可。其次，根据系统要求的信噪比（SNR）或最大允许误差确定小数位宽 n。经验法则是：每增加 1 位小数位，量化信噪比提升约 6.02 dB。

4.2 二进制补码：有符号运算的基石

核心原理：二进制补码（Two's Complement）是数字信号处理中最常用的有符号数编码方式。其优势在于：加减法统一——减法可以转化为加法（A - B = A + (~B + 1)）；符号位参与运算——不需要单独处理符号；零的表示唯一——避免了原码中 +0 和 -0 的歧义。在 CORDIC 迭代中，每一级需要根据旋转方向决定是加还是减，补码表示使得这个操作可以直接通过一个多路选择器（MUX）和加法器完成，无需额外的符号判断逻辑。

操作流程：在硬件中实现补码运算时，需要注意以下关键点：

1. 位宽扩展：两个 W 位数相加，结果可能需要 W+1 位才能避免溢出。在 CORDIC 流水线中，通常每级增加 1 位保护位（guard bit），或者采用截断策略。
2. 符号扩展：当将 W 位数据赋值给 W+1 位信号时，必须进行符号扩展（将符号位复制到高位），否则正数正确但负数会出错。
3. 溢出检测：补码运算的溢出可以通过检查最高两位的进位异或来判断。若最高位进位与次高位进位不同，则发生溢出。

// 补码加法溢出检测示例（Verilog 风格）
wire [W-1:0] a, b, sum;
wire carry_out = (a[W-1] & b[W-1]) | (a[W-1] & ~sum[W-1]) | (b[W-1] & ~sum[W-1]);
wire overflow = (a[W-1] & b[W-1] & ~sum[W-1]) | (~a[W-1] & ~b[W-1] & sum[W-1]);

4.3 数据位宽选择：从理论到工程权衡

核心原理：位宽选择是 CORDIC 硬件实现中最关键的工程决策之一。位宽过小，量化误差大，输出精度不达标；位宽过大，FPGA 的 LUT/FF 资源消耗增加，布线延迟增大，最高工作频率（Fmax）下降。CORDIC 的迭代结构决定了其资源消耗与位宽近似成正比，而延迟与迭代次数成正比。

判断方法：位宽选择应遵循以下步骤：

• 第一步：确定系统精度指标。例如，要求输出 SNR ≥ 60 dB，则量化噪声功率需低于信号功率的 10⁻⁶。
• 第二步：计算最小小数位宽。根据 SNR ≈ 6.02N + 1.76 dB（N 为小数位宽），反推 N ≥ (60 - 1.76) / 6.02 ≈ 9.67，取 N=10。
• 第三步：确定整数位宽。根据输入输出动态范围，加上 CORDIC 增益因子约 1.64676 的放大效应，预留足够的整数位。
• 第四步：考虑迭代过程中的位宽增长。每级迭代的移位操作不会增加位宽，但加法可能产生进位，因此通常每 2-3 级增加 1 位保护位。

设计参数	16 位系统	24 位系统	32 位系统
Q 格式	Q1.14	Q1.22	Q1.30
量化步长	6.1e-5	2.4e-7	9.3e-10
理论 SNR	86 dB	134 dB	182 dB
FPGA LUT 估算	~800	~1500	~2500
典型应用	电机控制	音频处理	雷达/通信

4.4 量化误差分析：来源、传播与抑制

核心原理：CORDIC 的量化误差来源可分为四类：输入量化误差（输入数据从浮点转为定点时产生）、角度量化误差（旋转角度存储为定点数时的截断）、迭代截断误差（有限迭代次数导致的旋转不完整）、舍入误差（每级加法后对结果的截断或舍入）。这些误差在迭代过程中会累积和传播，最终影响输出精度。

案例拆解：假设设计一个 16 位 Q1.14 格式的 CORDIC 旋转模式，计算 cos(π/3) 和 sin(π/3)。

• 初始条件：输入角度 θ = π/3 ≈ 1.0472，定点化为 1.0472 × 2¹⁴ = 17157（取整），量化误差约 0.00003。
• 迭代过程：采用 12 次迭代，每次迭代的旋转角度 arctan(2⁻ⁱ) 也需定点化存储，引入角度误差。
• 输出结果：理想值 cos(π/3)=0.5，sin(π/3)=0.8660。定点输出分别为 0.4999 和 0.8661，误差约 1e-4 量级。
• 误差分析：主要误差来源是角度量化误差和迭代截断。若将迭代次数增加到 15 次，误差可降至 1e-5 量级，但硬件资源增加约 25%。

4.5 实战场景：FPGA 中 CORDIC 数据通路设计

以一个实际的 FPGA 工程为例，设计一个用于数字下变频（DDC）的 CORDIC 混频器。系统要求：输入信号为 16 位 ADC 采样数据，载波频率 10 MHz，采样率 100 MSPS，输出 SNR ≥ 70 dB。

设计决策过程：

1. 输入数据格式：ADC 输出为 16 位补码，范围 [-32768, 32767]，对应归一化幅度 [-1, 1)。采用 Q1.14 格式，m=1 足够覆盖。
2. 相位累加器：采用 32 位相位累加器，高 16 位作为 CORDIC 的输入角度。角度归一化到 [-1, 1) 对应 [-π, π)，因此 CORDIC 输入为 Q1.14 格式。
3. CORDIC 核心位宽：考虑到 CORDIC 增益 1.64676，输出幅度可能达到 1.64676，需要 m=2 才能避免溢出。因此内部数据通路采用 Q2.14，总位宽 17 位。
4. 输出处理：混频后的 I/Q 信号需要乘以 1/1.64676 进行增益补偿，然后截断回 16 位输出。

结果对比：采用 16 级流水线 CORDIC，实测 SNR 为 72.3 dB，满足 70 dB 指标。若将内部位宽从 17 位增加到 20 位（Q2.17），SNR 提升至 78.5 dB，但 LUT 消耗增加 35%，Fmax 从 210 MHz 降至 185 MHz。

4.6 常见误区与总结

误区一：认为位宽越大越好。实际上，过大的位宽不仅浪费资源，还可能因为布线拥塞导致时序收敛困难，反而降低系统性能。

误区二：忽略 CORDIC 增益补偿。CORDIC 算法在迭代过程中会引入固定的增益因子 K ≈ 1.64676，如果不进行补偿，输出幅度会偏大。补偿可以通过乘法器实现，也可以将增益因子合并到后续处理链中。

误区三：所有级都使用相同的位宽。实际上，CORDIC 前几级移位量小，数据位宽增长快；后几级移位量大，位宽增长慢。采用逐级递增的位宽策略（如每 4 级增加 1 位）可以在保证精度的同时节省资源。

误区四：忽视舍入策略。截断（truncation）实现简单但会引入直流偏置；四舍五入（round-half-up）消除偏置但实现复杂；舍入到偶数（round-to-even）是 IEEE 标准推荐，硬件实现可通过加法器加修正位完成。

总结：定点数表示、补码运算、位宽选择和量化误差分析是 CORDIC 硬件实现的四大基石。设计者需要建立"精度-资源-速度"的三角权衡思维，通过系统级的误差预算分配，逐级优化数据通路。在实际工程中，建议采用"浮点仿真定指标 → 定点建模验精度 → RTL 实现调时序"的三步走策略，确保 CORDIC 算法在硬件上既满足功能要求，又达到性能与资源的平衡。